[發(fā)明專利]延遲鎖相環(huán)時(shí)鐘線路及半導(dǎo)體存儲(chǔ)器

有效

• 申請(qǐng)?zhí)枺?/td>: 201711027331.4
• 申請(qǐng)日: 2017-10-27
• 公開(kāi)（公告）號(hào): CN107592110B
• 公開(kāi)（公告）日: 2023-10-20
• 發(fā)明（設(shè)計(jì)）人: 請(qǐng)求不公布姓名
• 申請(qǐng)（專利權(quán)）人: 長(zhǎng)鑫存儲(chǔ)技術(shù)有限公司
• 主分類號(hào): H03L7/16
• 分類號(hào): H03L7/16
• 代理公司: 北京市鑄成律師事務(wù)所 11313
• 代理人: 王珺;徐瑞紅

技術(shù)領(lǐng)域

本發(fā)明涉半導(dǎo)體存儲(chǔ)器技術(shù)領(lǐng)域，特別涉及一種延遲鎖相環(huán)時(shí)鐘線路，還涉及包含延遲鎖相環(huán)時(shí)鐘線路的半導(dǎo)體存儲(chǔ)器。

背景技術(shù)

延遲鎖相環(huán)(Delay-Locked Loop，簡(jiǎn)稱DLL)技術(shù)被廣泛應(yīng)用于時(shí)序領(lǐng)域中，延遲鎖相環(huán)用于自動(dòng)調(diào)節(jié)一路信號(hào)的延時(shí)，使兩路信號(hào)的相位一致(邊沿對(duì)齊)。具體地，在需要某些數(shù)字信號(hào)與系統(tǒng)時(shí)鐘同步的情況下，延遲鎖相環(huán)將兩路時(shí)鐘的邊沿對(duì)齊，用被調(diào)節(jié)的時(shí)鐘做控制信號(hào)，就可以產(chǎn)生與系統(tǒng)時(shí)鐘嚴(yán)格同步的信號(hào)，且該同步不隨外界條件如溫度、電壓的變化而改變，因此得以廣泛地使用。

在現(xiàn)有技術(shù)中，根據(jù)客戶的要求進(jìn)行封裝時(shí)，一個(gè)芯片需要具有不只一種的封裝方式，但在不同的數(shù)據(jù)位寬(configuration)X4/X8/X16(DQ數(shù)目)的情況下，延遲鎖相環(huán)時(shí)鐘線路的長(zhǎng)度相同，因此線路的功耗較大，從而需要對(duì)該延遲鎖相環(huán)時(shí)鐘線路進(jìn)行優(yōu)化。

在背景技術(shù)中公開(kāi)的上述信息僅用于加強(qiáng)對(duì)本發(fā)明的背景的理解，因此其可能包含沒(méi)有形成為本領(lǐng)域普通技術(shù)人員所知曉的現(xiàn)有技術(shù)的信息。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明實(shí)施例旨在提供一種延遲鎖相環(huán)時(shí)鐘線路及半導(dǎo)體存儲(chǔ)器，以至少解決現(xiàn)有技術(shù)中存在的技術(shù)問(wèn)題。

本發(fā)明實(shí)施例的技術(shù)方案是這樣實(shí)現(xiàn)的，根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供一種延遲鎖相環(huán)時(shí)鐘線路，所述延遲鎖相環(huán)時(shí)鐘線路包括：

延遲鎖相環(huán)，用于產(chǎn)生時(shí)鐘信號(hào)；

時(shí)鐘線路控制系統(tǒng)，接收從所述延遲鎖相環(huán)傳輸?shù)臅r(shí)鐘信號(hào)；

高位數(shù)據(jù)端口部分，接收從所述時(shí)鐘線路控制系統(tǒng)傳輸?shù)臅r(shí)鐘信號(hào)，并且用于與外部系統(tǒng)交換處于高位的數(shù)據(jù)位寬信號(hào)；以及

低位數(shù)據(jù)端口部分，接收從所述時(shí)鐘線路控制系統(tǒng)傳輸?shù)臅r(shí)鐘信號(hào)，并且用于與外部系統(tǒng)交換處于低位的數(shù)據(jù)位寬信號(hào)；

其中，從所述延遲鎖相環(huán)到所述高位數(shù)據(jù)端口部分的時(shí)鐘信號(hào)線路的最長(zhǎng)路徑長(zhǎng)度與從所述延遲鎖相環(huán)到所述低位數(shù)據(jù)端口部分的時(shí)鐘信號(hào)線路的最長(zhǎng)路徑長(zhǎng)度不同。

根據(jù)本發(fā)明的實(shí)施例，由于從所述延遲鎖相環(huán)到所述高位數(shù)據(jù)端口部分的時(shí)鐘線路的最長(zhǎng)路徑長(zhǎng)度與從所述延遲鎖相環(huán)到所述低位數(shù)據(jù)端口部分的時(shí)鐘線路的最長(zhǎng)路徑長(zhǎng)度不同，因此，能夠通過(guò)靈活地設(shè)置各個(gè)數(shù)據(jù)端口部分而優(yōu)化延遲鎖相環(huán)時(shí)鐘線路的性能和設(shè)計(jì)。

在一個(gè)具體實(shí)施例中，從所述延遲鎖相環(huán)到所述低位數(shù)據(jù)端口部分的時(shí)鐘線路的最長(zhǎng)路徑長(zhǎng)度比從所述延遲鎖相環(huán)到所述高位數(shù)據(jù)端口部分的時(shí)鐘線路的最長(zhǎng)路徑長(zhǎng)度短。根據(jù)本實(shí)施例，通過(guò)縮短低位數(shù)據(jù)端口部分的時(shí)鐘線路的路徑長(zhǎng)度，能夠降低線路的功耗從而提高延遲鎖相環(huán)的性能。

根據(jù)一個(gè)具體實(shí)施例，所述時(shí)鐘線路控制系統(tǒng)包括時(shí)鐘信號(hào)路徑選擇模塊，當(dāng)外部系統(tǒng)需要傳輸高數(shù)據(jù)位寬信號(hào)時(shí)，該時(shí)鐘信號(hào)路徑選擇模塊將時(shí)鐘信號(hào)傳輸至所述高位數(shù)據(jù)端口部分和所述低位數(shù)據(jù)端口部分，當(dāng)外部系統(tǒng)需要傳輸?shù)蛿?shù)據(jù)位寬信號(hào)時(shí)，該時(shí)鐘信號(hào)路徑選擇模塊將時(shí)鐘信號(hào)傳輸至所述低位數(shù)據(jù)端口部分。本實(shí)施例通過(guò)設(shè)置有時(shí)鐘信號(hào)路徑選擇模塊，能夠根據(jù)外部系統(tǒng)需要傳輸?shù)臄?shù)據(jù)位寬信號(hào)而選擇相應(yīng)的數(shù)據(jù)端口部分，因此能夠?qū)Ω邤?shù)據(jù)位寬信號(hào)和低數(shù)據(jù)位寬信號(hào)分開(kāi)進(jìn)行控制，從而能夠方便靈活地進(jìn)行控制。

在一個(gè)具體實(shí)施例中，所述時(shí)鐘信號(hào)路徑選擇模塊包括第一選擇器，當(dāng)外部系統(tǒng)需要傳輸高數(shù)據(jù)位寬信號(hào)時(shí)，該第一選擇器接通，因此時(shí)鐘信號(hào)被傳輸?shù)皆摰谝贿x擇器。根據(jù)本實(shí)施例，通過(guò)設(shè)置第一選擇能夠?qū)崿F(xiàn)對(duì)高數(shù)據(jù)位寬信號(hào)進(jìn)行方便的傳輸。

根據(jù)一個(gè)具體實(shí)施例，所述時(shí)鐘信號(hào)路徑選擇模塊還包括第二選擇器和第三選擇器，第二選擇器和第三選擇器的信號(hào)輸入端分別連接第一選擇器的信號(hào)輸出端，當(dāng)所述第一選擇器接通時(shí)，所述第二選擇器和所述第三選擇器也被接通，并且分別用于將時(shí)鐘信號(hào)傳輸?shù)剿龈呶粩?shù)據(jù)端口部分和所述低位數(shù)據(jù)端口部分。通過(guò)本實(shí)施例，能夠?qū)⑻幱诟呶缓吞幱诘臀坏臄?shù)據(jù)位寬信號(hào)分別進(jìn)行傳輸，從而能夠與外部系統(tǒng)匹配。

進(jìn)一步地，所述時(shí)鐘線路控制系統(tǒng)還包括高位時(shí)鐘信號(hào)控制單元，所述高位時(shí)鐘信號(hào)控制單元的信號(hào)輸入端連接所述第二選擇器的信號(hào)輸出端，當(dāng)所述第二選擇器接通時(shí)，所述高位時(shí)鐘信號(hào)控制單元用于將時(shí)鐘信號(hào)傳輸?shù)剿龈呶粩?shù)據(jù)端口部分。通過(guò)本實(shí)施例，能夠?qū)ο蚋呶粩?shù)據(jù)端口部分傳輸?shù)臅r(shí)鐘信號(hào)進(jìn)行進(jìn)一步的控制。

在另一具體實(shí)施例中，所述時(shí)鐘信號(hào)路徑選擇模塊還包括第四選擇器，當(dāng)外部系統(tǒng)需要傳輸?shù)蛿?shù)據(jù)位寬信號(hào)時(shí)，該第四選擇器接通，因此時(shí)鐘信號(hào)被傳輸?shù)皆摰谒倪x擇器。根據(jù)本實(shí)施例，通過(guò)設(shè)置第四選擇器能夠?qū)崿F(xiàn)對(duì)低數(shù)據(jù)位寬信號(hào)進(jìn)行方便的傳輸。