[發(fā)明專利]半導(dǎo)體裝置及其工作方法在審
| 申請?zhí)枺?/td> | 201711025955.2 | 申請日： | 2017-10-27 |
| 公開（公告）號： | CN108109657A | 公開（公告）日： | 2018-06-01 |
| 發(fā)明（設(shè)計(jì)）人： | 梅澤裕介 | 申請（專利權(quán)）人： | 東芝存儲(chǔ)器株式會(huì)社 |
| 主分類號： | G11C16/08 | 分類號： | G11C16/08;G11C16/24 |
| 代理公司： | 永新專利商標(biāo)代理有限公司 72002 | 代理人： | 劉英華 |
| 地址： | 日本*** | 國省代碼： | 日本;JP |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 存儲(chǔ)單元 柵電極 溝道 位線 半導(dǎo)體裝置 電連接 字線 閾值電壓偏移 工作穩(wěn)定性 方法實(shí)施 數(shù)據(jù)刪除 | ||
實(shí)施方式提供一種抑制存儲(chǔ)單元的尺寸的偏差的影響并使工作穩(wěn)定性提高的半導(dǎo)體裝置及其工作方法。實(shí)施方式的半導(dǎo)體裝置包含第1存儲(chǔ)單元、第2存儲(chǔ)單元、第1字線、第1位線、以及第2位線。第1字線與第1存儲(chǔ)單元的第1柵電極以及第2存儲(chǔ)單元的第2柵電極連接。第1位線與第1存儲(chǔ)單元的溝道的一端電連接。第2位線與第2存儲(chǔ)單元的溝道的一端電連接。將第1存儲(chǔ)單元以及第2存儲(chǔ)單元的數(shù)據(jù)刪除后，使第1柵電極與第1存儲(chǔ)單元的溝道之間的第1電壓，不同于第2柵電極與第2存儲(chǔ)單元的溝道之間的第2電壓，使第1存儲(chǔ)單元以及第2存儲(chǔ)單元的閾值電壓偏移。
本申請享有以日本專利申請2016－229016號(申請日：2016年11月25日)作為基礎(chǔ)申請的優(yōu)先權(quán)。本申請通過參照該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。
技術(shù)領(lǐng)域
實(shí)施方式涉及半導(dǎo)體裝置以及其工作方法。
背景技術(shù)
在高集成化的可重寫的非易失性半導(dǎo)體存儲(chǔ)裝置中，使用微細(xì)加工技術(shù)及三維化技術(shù)發(fā)展了存儲(chǔ)單元的高集成化，提高了存儲(chǔ)容量。另一方面，伴隨著微細(xì)化及三維化的加工偏差顯現(xiàn)，對存儲(chǔ)單元的性能及工作穩(wěn)定性帶來了影響。
已知在數(shù)據(jù)刪除后進(jìn)行弱寫入，并控制刪除數(shù)據(jù)的閾值電壓的技術(shù)。在進(jìn)行這種弱寫入的情況下，也需要抑制因存儲(chǔ)單元的構(gòu)造的偏差產(chǎn)生的閾值電壓的偏差。
發(fā)明內(nèi)容
實(shí)施方式提供抑制存儲(chǔ)單元的構(gòu)造的偏差的影響并提高了工作穩(wěn)定性的半導(dǎo)體裝置及其工作方法。
實(shí)施方式的半導(dǎo)體裝置包含第1存儲(chǔ)單元、第2存儲(chǔ)單元、第1字線、第1位線、第2位線、源極線、行控制電路、以及列控制電路。上述第1字線與上述第1存儲(chǔ)單元的第1柵電極以及上述第2存儲(chǔ)單元的第2柵電極連接。上述第1位線與上述第1存儲(chǔ)單元的溝道的一端電連接。上述第2位線與上述第2存儲(chǔ)單元的溝道的一端電連接。上述源極線與上述第1存儲(chǔ)單元以及上述第2存儲(chǔ)單元的溝道的各自的另一端電連接。上述行控制電路向上述第1字線供給電壓。上述列控制電路向上述第1位線、上述第2位線、以及上述源極線供給電壓。將上述第1存儲(chǔ)單元以及上述第2存儲(chǔ)單元的數(shù)據(jù)刪除后，使上述第1柵電極與上述第1存儲(chǔ)單元的溝道之間的第1電壓，不同于上述第2柵電極與上述第2存儲(chǔ)單元的溝道之間的第2電壓，并且使上述第1存儲(chǔ)單元以及上述第2存儲(chǔ)單元的閾值電壓偏移。
附圖說明
圖1是第1實(shí)施方式的半導(dǎo)體裝置的示意框圖。
圖2是第1實(shí)施方式的半導(dǎo)體裝置的存儲(chǔ)單元陣列的示意立體圖。
圖3是第1實(shí)施方式的半導(dǎo)體裝置的柱狀部的示意剖面圖。
圖4是放大了圖3的虛線框6內(nèi)的示意剖面圖。
圖5(a)以及圖5(b)是第1實(shí)施方式的半導(dǎo)體裝置的字線的示意圖。
圖6是例示出第1實(shí)施方式的半導(dǎo)體裝置的一部分的框圖。
圖7是用于說明第1實(shí)施方式的半導(dǎo)體裝置的工作的流程圖的例子。
圖8(a)以及圖8(b)是表示刪除后的閾值電壓的分布的示意圖。
圖9(a)是表示第2實(shí)施方式的半導(dǎo)體裝置的存儲(chǔ)單元陣列的示意俯視圖，圖9(b)是沿著圖9(a)中的9B－9B線的示意剖面圖，圖9(c)是沿著圖9(a)中的9C－9C線的示意剖面圖。
圖10(a)～圖10(e)是表示“2次側(cè)壁法”的基本的工序的示意剖面圖。
圖11(a)～圖11(e)是表示掩模材的偏差的一個(gè)例子的示意剖面圖。
圖12是沿著Y方向的字線的示意剖面圖。
圖13是沿著X方向的字線的示意剖面圖。
圖14是例示出第2實(shí)施方式的半導(dǎo)體裝置的一部分的框圖。
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息，商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于東芝存儲(chǔ)器株式會(huì)社，未經(jīng)東芝存儲(chǔ)器株式會(huì)社許可，擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作，請聯(lián)系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/201711025955.2/2.html，轉(zhuǎn)載請聲明來源鉆瓜專利網(wǎng)。
