[發明專利]一種制作半導體元件的方法

有效

• 申請號: 201711012210.2
• 申請日: 2017-10-26
• 公開（公告）號: CN109712934B
• 公開（公告）日: 2021-06-22
• 發明（設計）人: 曾冠豪;林建廷;蔡世鴻;謝柏光;曾于庭;戴覺非;郭承平
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發公開一種制作半導體元件的方法。首先提供一基底，該基底上具有一第一區域以及一第二區域，然后形成一第一阱區于第一區域的基底內以及一第二阱區于第二區域的基底內，去除部分第一阱區以形成一第一凹槽，再形成一第一外延層于第一凹槽內。

技術領域

本發明涉及一種制作半導體元件的方法，尤其是涉及一種于基底內形成凹槽，成長外延層于凹槽內后再將外延層形成鰭狀結構的方法。

背景技術

隨著場效晶體管(field effect transistors,FETs)元件尺寸持續地縮小，現有平面式(planar)場效晶體管元件的發展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件，例如鰭狀場效晶體管(fin field effecttransistor,Fin FET)元件來取代平面晶體管元件已成為目前的主流發展趨勢。由于鰭狀場效晶體管元件的立體結構可增加柵極與鰭狀結構的接觸面積，因此，可進一步增加柵極對于載流子通道區域的控制，從而降低小尺寸元件面臨的漏極引發能帶降低(draininduced barrier lowering,DIBL)效應，并可以抑制短通道效應(short channel effect,SCE)。再者，由于鰭狀場效晶體管元件在同樣的柵極長度下會具有更寬的通道寬度，因而可獲得加倍的漏極驅動電流。甚而，晶體管元件的臨界電壓(threshold voltage)也可通過調整柵極的功函數而加以調控。

然而，在現行的鰭狀場效晶體管元件制作工藝中，鰭狀結構的形成仍存在許多瓶頸，進而影響整個元件的漏電流及整體電性表現。因此如何改良現有鰭狀場效晶體管制作工藝即為現今一重要課題。

發明內容

本發明一實施例公開一種制作半導體元件的方法。首先提供一基底，該基底上具有一第一區域以及一第二區域，然后形成一第一阱區于第一區域的基底內以及一第二阱區于第二區域的基底內。接著形成一襯墊層于基底上，形成一圖案化掩模于襯墊層上，去除部分襯墊層以及部分第一阱區以形成一凹槽，去除第一圖案化掩模，最后再形成一外延層于第一凹槽內。

附圖說明

圖1至圖11為本發明一實施例制作一半導體元件的方法示意圖。

主要元件符號說明

12 基底 14 NMOS區域

16 PMOS區域 18 周邊區

20 襯墊層 22 圖案化光致抗蝕劑

24 離子注入制作工藝 26 N阱

28 圖案化光致抗蝕劑 30 離子注入制作工藝

32 P阱 34 襯墊層

36 圖案化光致抗蝕劑 38 凹槽

40 外延層 42 氧化層

44 圖案化光致抗蝕劑 46 凹槽

48 外延層 50 鰭狀結構

52 淺溝隔離

具體實施方式