[發明專利]一種制作半導體元件的方法

有效

• 申請號: 201711012210.2
• 申請日: 2017-10-26
• 公開（公告）號: CN109712934B
• 公開（公告）日: 2021-06-22
• 發明（設計）人: 曾冠豪;林建廷;蔡世鴻;謝柏光;曾于庭;戴覺非;郭承平
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

1.一種制作半導體元件的方法，包含：

提供一基底，該基底上具有第一區域以及第二區域；

形成一襯墊層于該基底上；

形成一第一阱區于該第一區域的該基底內以及一第二阱區于該第二區域的該基底內；

形成一第一圖案化掩模于該襯墊層上；

去除部分該襯墊層以及部分該第一阱區以形成第一凹槽；

去除該第一圖案化掩模；

形成一第一外延層于該第一凹槽內；

進行一平坦化制作工藝去除部分該第一外延層并使該第一外延層上表面切齊該襯墊層上表面；以及

去除該襯墊層并使經過該平坦化制作工藝的該第一外延層上表面切齊該第二阱區上表面。

2.如權利要求1所述的方法，其中在形成一第一外延層于該第一凹槽內的步驟中所成長的該第一外延層上表面高于該基底上表面。

3.如權利要求1所述的方法，另包含：

去除部分該第一外延層、部分該第一阱區以及部分該第二阱區以形成多個鰭狀結構于該第一區域以及該第二區域上；以及

形成一淺溝隔離于該多個鰭狀結構之間。

4.如權利要求1所述的方法，另包含：

在該第一外延層上表面切齊該第二阱區上表面之后形成一第二圖案化掩模于該第一區域上；

去除部分該第二阱區以形成一第二凹槽；

去除該第二圖案化掩模；以及

形成一第二外延層于該第二凹槽內。

5.如權利要求4所述的方法，另包含：

去除部分該第一外延層、部分該第一阱區、部分該第二外延層以及部分該第二阱區以形成多個鰭狀結構于該第一區域以及該第二區域上；以及

形成一淺溝隔離于該多個鰭狀結構之間。

6.如權利要求4所述的方法，其中該第一外延層以及該第二外延層包含不同材料。

7.如權利要求4所述的方法，其中該第二外延層包含一無摻雜外延層。

8.如權利要求7所述的方法，其中該第二外延層包含一無摻雜鍺化硅層。

9.如權利要求1所述的方法，其中該第一外延層包含一無摻雜外延層。

10.如權利要求9所述的方法，其中該第一外延層包含一無摻雜硅層。

11.如權利要求1所述的方法，其中該第一區域包含一NMOS區域以及該第二區域包含一PMOS區域。

12.如權利要求1所述的方法，其中該第一阱區包含一P阱且該第二阱區包含一N阱。