[發明專利]一種基于SDIO接口的FPGA板級通信裝置及通信方法

有效

• 申請號: 201711006016.3
• 申請日: 2017-10-25
• 公開（公告）號: CN107741915B
• 公開（公告）日: 2019-12-24
• 發明（設計）人: 鄧志;許恩;彭騫;陳凱;沈亞非
• 申請（專利權）人: 武漢精測電子集團股份有限公司
• 主分類號: G06F13/10
• 分類號: G06F13/10;G06F13/40
• 代理公司: 42224 武漢東喻專利代理事務所(普通合伙)
• 代理人: 方可

1.一種基于SDIO接口的FPGA板級通信裝置，其特征在于，包括主機FPGA的SDIO Master模塊與從機FPGA的SDIO slave模塊；SDIO Master模塊與SDIO slave模塊之間通過SDIO總線相連；

其中，所述SDIO Master模塊包括控制信號處理單元、第一命令控制單元、第一數據處理單元和FIFO存儲單元；所述SDIO slave模塊包括第二命令控制單元、第二數據處理單元和數據緩存單元；

所述控制信號處理單元用于接收、回復上位機或主機FPGA的控制命令，并用于將控制命令解析為初始化命令和/或數據傳輸命令；

所述第一命令控制單元用于執行初始化命令并將初始化命令發送至第二命令控制單元；并用于將數據傳輸命令發送至第二命令控制單元和第一數據處理單元；

所述第二命令控制單元用于執行初始化命令；并用于將數據傳輸命令發送至第二數據處理單元；

所述第一數據處理單元和第二數據處理單元用于根據接收的數據傳輸命令驅動數據在FIFO存儲單元和數據緩存單元間進行傳輸。

2.如權利要求1所述的基于SDIO接口的FPGA板級通信裝置，其特征在于，所述SDIO總線包括指令總線、數據總線和時鐘總線，第一命令控制單元和第二命令控制單元通過所述指令總線相連；第一數據處理單元和第二數據處理單元通過所述數據總線相連；時鐘單元通過所述時鐘總線驅動SDIO Slave模塊。

3.如權利要求1所述的基于SDIO接口的FPGA板級通信裝置，其特征在于，所述FIFO存儲單元包括寫FIFO和讀FIFO；

所述寫FIFO用于緩存向SDIO slave模塊發送的數據；所述讀FIFO用于緩存從SDIOslave模塊接收的數據。

4.如權利要求3所述的基于SDIO接口的FPGA板級通信裝置，其特征在于，所述第一數據處理單元用于根據接收的寫數據命令提取寫FIFO中的數據并傳輸至數據總線上；并用于根據接收的讀數據命令接收數據總線上的數據并將其寫入讀FIFO；

所述第二數據處理單元用于根據接收的寫數據接收數據總線上的數據并存入數據緩存單元中；并用于根據接收的讀數據命令讀取數據緩存單元中對應地址的數據并傳輸至數據總線上。

5.如權利要求1或4所述的基于SDIO接口的FPGA板級通信裝置，其特征在于，所述第一數據處理單元和第二數據處理單元以塊為單位進行Byte數據傳輸，通過所述控制信號處理單元設置數據傳輸速率、每塊傳輸的Byte數和每次傳輸的塊數。

6.如權利要求5所述的基于SDIO接口的FPGA板級通信裝置，其特征在于，所述Byte數據按照bit7-bit4、bit3-bit0的方式在數據總線上進行傳輸。

7.如權利要求1所述的基于SDIO接口的FPGA板級通信裝置，其特征在于，所述第一命令控制單元和第二命令控制單元校對并生成命令的CRC校驗信息，并將CRC正確或錯誤信息反饋至控制信號處理單元；

所述第二數據處理單元校對并生成數據的CRC校驗信息，并將CRC正確或錯誤信息反饋至第一數據處理單元；

所述第一數據處理單元校對并生成數據的CRC校驗信息，若CRC錯誤，則通知控制信號處理單元生成停止命令，中斷數據傳輸過程。