[發明專利]提高耐壓的屏蔽柵MOSFET結構及其制備方法

有效

• 申請號: 201710997883.1
• 申請日: 2017-10-24
• 公開（公告）號: CN107731908B
• 公開（公告）日: 2020-09-25
• 發明（設計）人: 徐承福;朱陽軍
• 申請（專利權）人: 貴州芯長征科技有限公司
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L21/336;H01L29/78
• 代理公司: 蘇州國誠專利代理有限公司 32293
• 代理人: 韓鳳

本發明涉及一種MOSFET結構及其制備方法，尤其是一種提高耐壓的屏蔽柵MOSFET結構及其制備方法，屬于半導體器件的技術領域。元胞溝槽內設置屏蔽柵結構，在元胞溝槽的槽底設置一個或多個第二導電類型島區，第二導電類型島區依次豎向排列且最上端的第二導電類型島區與元胞溝槽的槽底接觸，利用第二導電類型島區以及第一導電類型輔助層能有效增加溝槽的深度，優化元胞溝槽的槽底摻雜，能進一步提高MOSFET器件的耐壓能力，與現有工藝兼容，安全可靠。

技術領域

本發明涉及一種MOSFET結構及其制備方法，尤其是一種提高耐壓的屏蔽柵MOSFET結構及其制備方法，屬于半導體器件的技術領域。

背景技術

VDMOSFET(高壓功率MOSFET)可以通過減薄漏端漂移區的厚度來減小導通電阻，然而，減薄漏端漂移區的厚度就會導致器件的擊穿電壓降低，因此在VDMOSFET中，提高器件的擊穿電壓和減小器件的導通電阻是相互矛盾的兩方面，屏蔽柵MOSFET結構采用在溝槽內引入了兩個垂直的多晶場版，這不僅使得器件在漂移區內引入了兩個新的電場峰值，增大了器件的擊穿電壓，而且使得器件垂直漏場板周圍形成了一層濃度更大的積累層，從而降低了導通電阻。由于這種新型器件縱向柵、漏場板之間存在的垂直場板使得影響器件開關速度的柵漏電容值部分轉化為器件的柵源電容以及漏源電容，從而使N型區在高摻雜濃度下實現高的擊穿電壓，從而同時獲得低導通電阻和高擊穿電壓，打破傳統功率MOSFET導通電阻的理論極限。

屏蔽柵MOSFET結構具有導通損耗低，柵極電荷低，開關速度快，器件發熱小，能效高的優點，產品可廣泛用于個人電腦、筆記本電腦、上網本或手機、照明(高壓氣體放電燈)產品以及電視機(液晶或等離子電視機)和游戲機等高端消費電子產品的電源或適配器。

對于屏蔽柵MOSFET結，耐壓主要由深槽結構的下面的柵極結構的厚氧柱來承擔，但是工藝能力的限制，往往限制了繼續往高壓/超高壓方向的發展。

因此，提供一種屏蔽柵MOSFET結構及其制備方法，以進一步提升高壓MOSFET器件耐壓能力實屬必要。

發明內容

本發明的目的是克服現有技術中存在的不足，提供一種提高耐壓的屏蔽柵MOSFET結構及其制備方法，其結構緊湊，能進一步提高MOSFET器件的耐壓能力，與現有工藝兼容，安全可靠。

按照本發明提供的技術方案，所述提高耐壓的屏蔽柵MOSFET結構，包括至少一個晶體管單元，所述晶體管單元包括第一導電類型襯底以及位于所述第一導電類型襯底上方的第一導電類型漂移層；在所述第一導電類型漂移層內設置元胞溝槽，元胞溝槽內設置屏蔽柵結構；在元胞溝槽側壁外上方設有第二導電類型基區以及位于所述第二導電類型基區的第一導電類型源區；

在所述元胞溝槽槽底的正下方設置至少一個第二導電類型島區，第二導電類型島區位于第一導電類型漂移層內，且所述鄰近元胞溝槽槽底的第二導電類型島區與元胞溝槽的槽底接觸。

元胞溝槽的槽底具有多個第二導電類型島區時，所述第二導電類型島區在元胞溝槽下方沿第一導電類型漂移層指向第一導電類型襯底的方向依次排列，且第二導電類型島區間相互鄰接；第二導電類型島區的寬度不小于元胞溝槽的寬度。

所述元胞溝槽的深度為3μm～6μm，每個第二導電類型島區在第一導電類型漂移層內的深度為1μm～20μm。

在第一導電類型襯底與第一導電類型漂移層間設有第一導電類型輔助層，所述第一導電類型輔助層分別鄰接第一導電類型襯底與第一導電類型漂移層，第一導電類型輔助層的厚度為10μm～20μm。

所述屏蔽柵結構包括溝槽內下層多晶硅體以及溝槽內上層多晶硅體，所述溝槽內下層多晶硅體的外圈通過溝槽內下絕緣氧化層與元胞溝槽的側壁以及底壁絕緣隔離，溝槽內上層多晶硅體的外圈通過溝槽內上絕緣氧化層與元胞溝槽的側壁以及溝槽內下層多晶硅體絕緣隔離，溝槽內上層多晶硅體的寬度大于溝槽內下層多晶硅體的寬度；