[發明專利]一種半導體器件及其制造方法

在審

• 申請號: 201710985438.3
• 申請日: 2017-10-20
• 公開（公告）號: CN109698163A
• 公開（公告）日: 2019-04-30
• 發明（設計）人: 張海洋;紀世良
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種半導體器件及其制造方法，所述方法包括：提供半導體襯底，在所述半導體襯底上形成圖案化的硬掩膜層；形成橫跨所述硬掩膜層的偽柵極；形成覆蓋所述半導體襯底和所述硬掩膜層的層間介電層；去除所述偽柵極，以在所述層間介電層中形成柵極凹槽；以所述柵極凹槽底部暴露的硬掩膜層為掩膜刻蝕所述半導體襯底，以形成鰭片；在所述柵極凹槽的側壁上形成不對稱k值間隙壁。本發明提供的半導體器件及其制造方法，能夠縮小半導體器件的尺寸，并提高半導體器件的性能。

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制造方法。

背景技術

隨著半導體技術的不斷發展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。目前，由于在追求高器件密度、高性能和低成本中半導體工業已經進步到納米技術工藝節點，半導體器件的制備受到各種物理極限的限制。

隨著CMOS器件尺寸的不斷縮小，來自制造和設計方面的挑戰促使了三維設計如鰭式場效應晶體管(FinFET)的發展。相對于現有的平面晶體管，FinFET是用于20nm及以下工藝節點的先進半導體器件，其可以有效控制器件按比例縮小所導致的難以克服的短溝道效應，還可以有效提高在襯底上形成的晶體管陣列的密度，同時，FinFET中的柵極環繞鰭片設置，因此能從三個面來控制靜電，在靜電控制方面的性能也更突出。

然而，隨著半導體器件密度不斷提高、尺寸不斷縮小，現有的鰭式場效應晶體管制造工藝無法滿足不斷縮小的工藝節點的需求。全包圍柵場效應晶體管能夠達到7nm工藝節點，然而，全包圍柵場效應晶體管制造工藝復雜，制造成本高。

因此，為了解決上述問題，有必要提出一種新的半導體器件及其制造方法。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

針對現有技術的不足，本發明提供一種半導體器件的制造方法，所述方法包括：

提供半導體襯底，在所述半導體襯底上形成圖案化的硬掩膜層；

形成橫跨所述硬掩膜層的偽柵極；

形成覆蓋所述半導體襯底和所述硬掩膜層的層間介電層；

去除所述偽柵極，以在所述層間介電層中形成柵極凹槽；

以所述柵極凹槽底部暴露的硬掩膜層為掩膜刻蝕所述半導體襯底，以形成鰭片；

在所述柵極凹槽的側壁上形成不對稱k值間隙壁。

示例性地，形成所述不對稱k值間隙壁的方法包括：

形成覆蓋所述柵極凹槽的底部和側壁的低k間隙壁層；

對位于所述柵極凹槽底部的低k間隙壁層執行離子注入；

刻蝕去除位于所述柵極凹槽底部的低k間隙壁層；

使用等離子帶束氧化方法對位于源極一側遠離所述柵極凹槽側壁的低k間隙壁層進行定向氧化，以形成高k間隙壁層。

示例性地，所述硬掩膜層包括由下至上依次層疊的氧化物層和氮化硅層，所述離子注入的對象還包括所述氮化硅層，所述刻蝕同時去除經離子注入的所述氮化硅層。

示例性地，所述離子注入包括H2離子注入，所述刻蝕的方法包括濕法刻蝕。

示例性地，在形成所述不對稱k值間隙壁之后，還包括：

在所述半導體襯底的NMOS區域和PMOS區域分別形成覆蓋所述鰭片的柵極介電層；以及