[發明專利]疊對監測及控制方法

在審

• 申請號: 201710984884.2
• 申請日: 2017-10-20
• 公開（公告）號: CN108227394A
• 公開（公告）日: 2018-06-29
• 發明（設計）人: 胡維民;張仰宏;陳開雄;胡浚明;柯志明
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G03F7/20
• 分類號: G03F7/20
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 李昕巍;章侃銥

本公開提供一種疊對監測及控制方法，包括通過一圖案化機臺以圖案化一基板、從基板上的多個場域收集多個疊對誤差、通過應用第一過濾操作及不同于第一過濾操作的第二過濾操作從多個疊對誤差識別噪聲。上述方法進一步包括將未被識別為噪聲的多個疊對誤差分類為一過濾后的疊對誤差集合。基于過濾后的疊對誤差集合計算一疊對補償，并且根據此疊對補償執行一補償程序到圖案化機臺。本公開提供一種疊對監測及控制方法可達到全映射(full mapping)及場域內高階程序校正，而不需減少光刻曝光制程的生產率，亦提供動態前饋的控制以減少疊對誤差，提升晶圓與晶圓以及批次與批次間的疊對品質。

技術領域

本公開涉及半導體制造技術領域，具體涉及用以確保半導體層間的對位品質的疊對監測及控制，特別涉及降低噪聲以增加疊對校正的精確性。

背景技術

半導體集成電路(IC)工業呈指數成長。在IC材料及IC設計的技術進步產生多個IC世代，每一個IC世代比上一個IC世代有更小及更復雜的電路。在IC發展過程中，當幾何尺寸(例如：用制程可作出的最小部件(或線路))下降時，功能密度(例如：每一芯片區域的相連元件數量)通常都會增加。此微縮過程通過增加生產效率及降低相關成本提供了優勢。此微縮亦增加了IC制程及制造的復雜性，為實現這些進步，需要在IC制程及制造有相似的發展。

因先進技術節點的小特征尺寸，半導體制程的控制面臨許多挑戰。在一半導體制程設備中，監測制程操作結果成為關鍵。錯位、光刻缺陷以及機臺飄移甚至在有理想結果后經過一段時間后也會導致不理想的結果。疊對監測及控制成為最小化疊對誤差的關鍵。非系統性缺陷(例如粉塵粒子、疊對標記不對稱或疊對標記損壞)會導致大的疊對誤差，其常會稱為“噪聲”。此噪聲會在疊對控制中降低精確性。因此，在進行疊對控制時，需要可以減少或濾除此噪聲的技術。

發明內容

本公開根據一些實施例提供一種疊對監測及控制方法。其包括通過一圖案化機臺，圖案化一基板；從基板上的多個場域，收集多個疊對誤差；從多個疊對誤差識別噪聲，其中識別噪聲的操作包括應用一第一過濾操作以及不同于第一過濾操作的一第二過濾操作；將未被識別為噪聲的疊對誤差分類到一過濾后的疊對誤差集合；基于過濾后的疊對誤差集合，計算一疊對補償；以及依據疊對補償，對圖案化機臺執行一補償程序。

附圖說明

本公開的觀點從后續實施例以及附圖可以更佳理解。須知示意圖為范例，并且不同特征并無示意于此。不同特征的尺寸可能任意增加或減少以清楚論述。

圖1A為依據本發明一些實施例的疊對監測及控制的一系統的示意圖。

圖1B為依據本發明一些實施例的圖案化機臺的示意圖。

圖2為依據本發明一些實施例的制造一半導體結構并且結合疊對監測及控制的方法的流程圖。

圖3為依據本發明一些實施例半導體結構的剖視圖。

圖4為依據本發明一些實施例的晶圓上有疊對誤差向量的晶圓圖。

圖5為依據本發明一些實施例的說明噪聲減少對疊對校正益處的部分晶圓圖的示意圖。

圖6為包含離群值在疊對誤差向量中的部分晶圓圖的示意圖。

附圖標記說明：

100～系統

102～控制器

104～IC設計數據庫

106～圖案化機臺

108～測量機臺

110～疊對控制模塊

152～輻射源

154～照光模塊

156～掩模