[發明專利]一種基準電路及芯片

有效

• 申請號: 201710979383.5
• 申請日: 2017-10-19
• 公開（公告）號: CN107678486B
• 公開（公告）日: 2020-02-07
• 發明（設計）人: 徐以軍;彭新朝;張亮;馮玉明;殷惠萍;范世榮;謝育樺;王靜;白效寧
• 申請（專利權）人: 珠海格力電器股份有限公司
• 主分類號: G05F3/26
• 分類號: G05F3/26
• 代理公司: 44372 深圳市六加知識產權代理有限公司
• 代理人: 宋建平

本發明涉及集成電路技術領域，特別是涉及一種基準電路及芯片。該基準電路包括：電流鏡，用于響應于外部電源的激勵，分別鏡像出至少三條支路電流；電容單元，用于響應于外部電源的激勵，輸出電容電壓；第一偏置電路；第二偏置電路，的輸入，分別偏置輸出與每條支路電流對應的偏置電流；基準源產生電路，用于響應于至少三條支路電流中兩條支路電流分別對應的偏置電流與電容電壓的輸入，產生基準電流。當外部電源波動時，首先電容單元能夠抑制外部電源產生的電壓波動，并且，第二偏置電路能夠為第一偏置電路提供偏置電壓，使得第一偏置電路能夠穩定可靠地工作，從而提高電源抑制比。

技術領域

本發明涉及集成電路技術領域，特別是涉及一種基準電路及芯片。

背景技術

基準電路作為芯片中一個最重要與最基本模塊，基準電路由于其結構較為經典，在集成電路中被廣發應用，但是其往往受限于輸出電壓為1.2V，在需要較高的輸出基準電壓的情況下，往往需要增加額外的電路去抬升電壓，無形之中引入了較多不可控的變量，導致其工作不可靠。

發明內容

本發明實施例的一個目的旨在提供一種基準電路及芯片，其解決傳統基準電路工作不可靠的技術問題。

為解決上述技術問題，本發明實施例提供以下技術方案：

在第一方面，本發明實施例提供一種基準電路，所述基準電路包括：電流鏡，用于響應于外部電源的激勵，分別鏡像出至少三條支路電流；電容單元，用于響應于外部電源的激勵，輸出電容電壓；第一偏置電路，其與所述電流鏡連接；第二偏置電路，其與所述第一偏置電路連接，用于為所述第一偏置電路提供偏置電壓，使得所述第一偏置電路響應于所述偏置電壓的輸入，分別偏置輸出與每條所述支路電流對應的偏置電流；基準源產生電路，其與所述第一偏置電路連接，用于響應于所述至少三條支路電流中兩條支路電流分別對應的偏置電流與所述電容電壓的輸入，產生基準電流。

可選地，所述基準電路還包括：電壓調整電路，其與所述第一偏置電路連接，用于響應于控制信號的輸入，根據所述至少三條支路電流中剩余的一條支路電流對應的偏置電流，調整并輸出基準電壓。

可選地，所述電流鏡包括：第一PMOS管、第二PMOS管及第三PMOS管，所述第一PMOS管、所述第二PMOS管及所述第三PMOS管的源極共同連接至第一節點，所述第一PMOS管、所述第二PMOS管及所述第三PMOS管的柵極共同連接至第二節點，所述第一PMOS管的漏極用于輸出一條支路電流，所述第二PMOS管的漏極用于輸出另一條支路電流，所述第三PMOS管的漏極用于輸出又另一條支路電流。

可選地，所述第一偏置電路包括：第四PMOS管、第五PMOS管及第六PMOS管，所述第一PMOS管的漏極與所述第四PMOS管的源極連接，所述第二PMOS管的漏極與所述第五PMOS管的源極連接，所述第三PMOS管的漏極與所述第六PMOS管的源極連接，所述第四PMOS管、所述第五PMOS管及所述第六PMOS管的柵極共同連接至第三節點，所述第四PMOS管的漏極用于輸出一條偏置電流，所述第五PMOS管的漏極用于輸出另一條偏置電流，所述第六PMOS管的漏極用于輸出又另一條偏置電流。

可選地，所述基準源產生電路包括：第一運放、第一電阻、第二電阻、第三電阻、第一三極管及第二三極管，所述第一運放的輸出端與所述電容單元連接，所述第一運放的反相輸入端、所述第一電阻的一端、所述第二電阻的一端及所述第四PMOS管的漏極皆連接至第四節點，所述第一電阻的另一端連接至所述第一三極管的第一電極，所述第二電阻的另一端、所述第一三極管的第二電極及基極皆連接至地端，所述第一運放的同相輸入端、所述第三電阻的一端及所述第二三極管的第一電極皆連接至第五節點，所述第三電阻的另一端、所述第二三極管的第二電極及基極皆連接至地端。

可選地，所述第二偏置電路包括第二運放，所述第二運放的反相輸入端與所述第五PMOS管的源極連接，所述第二運放的同相輸入端與所述第六PMOS管的源極連接，所述第二運放的輸出端連接至所述第三節點。