[發明專利]大數邏輯門構造電路

在審

• 申請號: 201710972544.8
• 申請日: 2017-10-18
• 公開（公告）號: CN107634755A
• 公開（公告）日: 2018-01-26
• 發明（設計）人: 郭靖;朱磊;劉文怡;熊繼軍
• 申請（專利權）人: 中北大學;齊齊哈爾大學
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 哈爾濱市松花江專利商標事務所23109
• 代理人: 劉士寶

1.大數邏輯門構造電路，其特征在于，它包括PMOS上拉電路、NMOS下拉電路和反相器，

輸入信號輸入到PMOS上拉電路和NMOS下拉電路中，輸入信號中的低電平信號用于開啟PMOS上拉電路，并以高電平信號形式輸出；

輸入信號中的高電平信號用于開啟NMOS上拉電路，并以低電平信號形式輸出；

PMOS上拉電路和NMOS下拉電路的輸出均接入反相器的信號輸入端；

反相器，用于將不同時刻接收到的高電平信號和低電平信號分別取反，從而輸出正確的多數邏輯值。

2.根據權利要求1所述的大數邏輯門構造電路，其特征在于，PMOS上拉電路由多個PMOS管按照布爾函數構造出的不同數量輸入信號下的與邏輯和或邏輯關系，輸入信號的個數為γ個，當γ為偶數時，多個PMOS管按照輸入的個布爾函數組合的合集形成PMOS上拉電路，當γ為奇數時，多個PMOS管按照輸入的個布爾函數組合的合集形成PMOS上拉電路，

NMOS下拉電路由多個NMOS管按照布爾函數構造出的不同數量輸入信號下的與邏輯和或邏輯關系，NMOS下拉電路具有多個輸入端，輸入信號的個數為γ個，當γ為偶數時，多個NMOS管按照輸入的個布爾函數組合的合集形成NMOS下拉電路，當γ為奇數時，多個NMOS管按照個布爾函數組合的合集形成NMOS下拉電路。

3.根據權利要求2所述的大數邏輯門構造電路，其特征在于，當γ＝4時，PMOS上拉電路的布爾函數O_P為：

OP=AB+A(C+D)+B(C+D)+CD=AB+(A+B)(C+D)+CD,]]>

式中，A、B、C、D表示四個輸入信號，

當γ＝4時，NMOS下拉電路的布爾函數O_N為：

ON=ABC+ABD+ACD+BCD=AB(C+D)+CD(A+B).]]>

4.根據權利要求2所述的大數邏輯門構造電路，其特征在于，當γ＝5時，PMOS上拉電路的布爾函數O_P為：

OP=ABC+ABD+ABE+ACD+ACE+BCD+BCE+ADE+BDE+CDE=AB(C+D+E)+C(A+B)(D+E)+DE(A+B+C),]]>

式中，A、B、C、D、E表示五個輸入信號，

當γ＝5時，NMOS下拉電路的布爾函數O_N為：

ON=ABC+ABD+ABE+ACD+ACE+BCD+BCE+ADE+BDE+CDE=AB(C+D+E)+C(A+B)(D+E)+DE(A+B+C).]]>