[發明專利]大數邏輯門構造電路

在審

• 申請號: 201710972544.8
• 申請日: 2017-10-18
• 公開（公告）號: CN107634755A
• 公開（公告）日: 2018-01-26
• 發明（設計）人: 郭靖;朱磊;劉文怡;熊繼軍
• 申請（專利權）人: 中北大學;齊齊哈爾大學
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 哈爾濱市松花江專利商標事務所23109
• 代理人: 劉士寶

技術領域

本發明涉及大數邏輯門構造電路。特別涉及適用于使用大數邏輯門譯碼的各種錯誤糾錯碼中。

背景技術

錯誤糾錯碼被廣泛的應用于對存儲器進行軟錯誤糾錯保護，其中使用大數邏輯門的錯誤糾錯碼可以提供較好的糾錯能力，因此被廣泛的使用。但是，主要問題是傳統的大數邏輯門的開銷隨著門輸入而急劇增加，嚴重影響了所保護存儲器的性能。

發明內容

本發明是為了解決現有大數邏輯門需要耗費較多硬件、功耗和延遲開銷，嚴重影響存儲器性能的問題。現提供大數邏輯門構造方法。

大數邏輯門構造電路，它包括PMOS上拉電路、NMOS下拉電路和反相器，

輸入信號輸入到PMOS上拉電路和NMOS下拉電路中，輸入信號中的低電平信號用于開啟PMOS上拉電路，并以高電平信號形式輸出；

輸入信號中的高電平信號用于開啟NMOS上拉電路，并以低電平信號形式輸出；

PMOS上拉電路和NMOS下拉電路的輸出均接入反相器的信號輸入端；

反相器，用于將不同時刻接收到的高電平信號和低電平信號分別取反，從而輸出正確的多數邏輯值。

根據大數邏輯門構造電路，PMOS上拉電路由多個PMOS管按照布爾函數構造出的不

同數量輸入信號下的與邏輯和或邏輯關系，輸入信號的個數為γ個，當γ為偶數時，

多個PMOS管按照輸入的個布爾函數組合的合集形成PMOS上拉電路，當γ為奇

數時，多個PMOS管按照輸入的個布爾函數組合的合集形成PMOS上拉電路，

NMOS下拉電路由多個NMOS管按照布爾函數構造出的不同數量輸入信號下的與邏輯和或邏輯關系，NMOS下拉電路具有多個輸入端，輸入信號的個數為γ個，當γ為偶數時，多個NMOS管按照輸入的個布爾函數組合的合集形成NMOS下拉電路，當γ為奇數時，多個NMOS管按照個布爾函數組合的合集形成NMOS下拉電路。

本發明的有益效果為：

PMOS上拉電路采用多個PMOS管組成，NMOS下拉電路采用多個NMOS管組成，輸入信號中的高電平信號可以開啟NMOS管，輸入信號中的低電平信號可以開啟PMOS管，設輸入信號的個數為γ個，當γ為偶數，則多個PMOS管按照個布爾函數組合的合集形成PMOS上拉電路，當γ為奇數，則多個PMOS管按照個布爾函數組合的合集形成PMOS上拉電路，當γ為偶數，則多個NMOS管按照個布爾函數組合的合集形成NMOS下拉電路，當γ為奇數，則多個NMOS管按照個布爾函數組合的合集形成NMOS下拉電路，

PMOS上拉電路，用于將輸入信號中的多個低電平信號以高電平信號輸出；NMOS下拉電路，用于將輸入信號中的多個高電平信號以低電平信號輸出；反相器將不同時刻接收到的高電平信號和低電平信號分別取反，從而輸出正確的多數邏輯值。

本申請的大數邏輯門用于大數邏輯譯碼器中，本申請的電路結構簡單，功耗低，電路邏輯深度與現有結構相比較低，從而降低了輸出值的延遲。

附圖說明

圖1為具體實施方式一所述的大數邏輯門構造電路的原理示意圖；

圖2為4輸入的大數邏輯門構造電路的原理示意圖；

圖3為5輸入的大數邏輯門構造電路的原理示意圖；

圖4為4輸入的大數邏輯門的邏輯仿真圖；

圖5為5輸入的大數邏輯門的邏輯仿真圖。

具體實施方式

具體實施方式一：參照圖1至圖5具體說明本實施方式，本實施方式所述的大數邏輯

門構造電路，它包括PMOS上拉電路、NMOS下拉電路和反相器，

輸入信號輸入到PMOS上拉電路和NMOS下拉電路中，輸入信號中的低電平信號用于開啟PMOS上拉電路，并以高電平信號形式輸出；

輸入信號中的高電平信號用于開啟NMOS上拉電路，并以低電平信號形式輸出；

PMOS上拉電路和NMOS下拉電路的輸出均接入反相器的信號輸入端；

反相器，用于將不同時刻接收到的高電平信號和低電平信號分別取反，從而輸出正確的多數邏輯值。

輸入信號中的高信號可以開啟NMOS管，輸入信號中的低電平信號可以開啟PMOS管。