[發(fā)明專利]時(shí)脈倍頻、乘頻及數(shù)字脈沖產(chǎn)生電路、時(shí)間數(shù)字轉(zhuǎn)換器有效
| 申請?zhí)枺?/td> | 201710965902.2 | 申請日: | 2017-10-17 |
| 公開(公告)號: | CN108445734B | 公開(公告)日: | 2020-03-24 |
| 發(fā)明(設(shè)計(jì))人: | 皮特·J·哈爾斯曼 | 申請(專利權(quán))人: | 新唐科技股份有限公司 |
| 主分類號: | G04F10/00 | 分類號: | G04F10/00 |
| 代理公司: | 北京三友知識產(chǎn)權(quán)代理有限公司 11127 | 代理人: | 王濤;賈磊 |
| 地址: | 中國臺灣新竹*** | 國省代碼: | 臺灣;71 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 倍頻 數(shù)字 脈沖 產(chǎn)生 電路 時(shí)間 轉(zhuǎn)換器 | ||
本發(fā)明提供一種時(shí)脈倍頻、乘頻及數(shù)字脈沖產(chǎn)生電路、時(shí)間數(shù)字轉(zhuǎn)換器。在時(shí)脈倍頻電路中,輸入時(shí)脈信號饋送至可編程延遲區(qū)塊,反輸入時(shí)脈信號饋送至另一個(gè)可編程延遲區(qū)塊。這些可編程延遲區(qū)塊的輸出與輸入時(shí)脈信號和反時(shí)脈信號通過與門組合,以便在時(shí)脈信號的上升沿和下降沿產(chǎn)生時(shí)脈脈沖。這些信號使用或門組合,以提供具有輸入時(shí)脈信號頻率的兩倍頻率的輸出時(shí)脈信號。用于可編程延遲區(qū)塊的控制位的值在包含逐次逼近式暫存器(SAR)的時(shí)間數(shù)字轉(zhuǎn)換(TDC)電路中決定。對于每個(gè)時(shí)脈周期,連續(xù)設(shè)置可編程延遲控制位于SAR電路,并將延遲電路的輸出與輸入時(shí)脈信號進(jìn)行比較,以確定控制位的值。本發(fā)明可用于提供具有不同需求的工作周期的時(shí)脈倍頻器。
技術(shù)領(lǐng)域
本發(fā)明涉及半導(dǎo)體電路技術(shù)領(lǐng)域。特別是,本發(fā)明的實(shí)施例涉及時(shí)脈倍頻、乘頻及數(shù)字脈沖產(chǎn)生電路、時(shí)間數(shù)字轉(zhuǎn)換器。
背景技術(shù)
印刷電路板(PCB)上的電子系統(tǒng)由于電磁干擾和信號耦合以及PCB連接的走線長度,而會對最大可允許的時(shí)脈頻率具有限制。然而,在電子系統(tǒng)中使用的集成電路需要越來越快的時(shí)脈以用于信號處理和計(jì)算。為了從系統(tǒng)時(shí)脈創(chuàng)建更快的時(shí)脈,經(jīng)常使用時(shí)脈倍頻器(clock doubler)。在其中一些系統(tǒng)中,例如使用SoundWire接口的系統(tǒng),其時(shí)脈頻率可能與數(shù)據(jù)速率相同。在這種情況下,數(shù)據(jù)恢復(fù)時(shí)需要使用時(shí)脈倍頻器。
傳統(tǒng)的時(shí)脈倍頻電路通常使用鎖相回路(phase locked loop,PLL)或鎖頻回路(frequency locked loop,F(xiàn)LL)電路。在輸入具有雙倍頻率時(shí)脈的替代常規(guī)設(shè)計(jì)是在輸入時(shí)脈的正向和負(fù)向邊緣上產(chǎn)生脈沖。然而,這些常規(guī)技術(shù)具有使它們不適合于某些應(yīng)用的限制,如下面將進(jìn)一步描述的。
因此,目前亟需要的是一種能夠解決常規(guī)電路的一些限制的改進(jìn)的時(shí)脈乘頻器。
發(fā)明內(nèi)容
本發(fā)明涉及半導(dǎo)體電路技術(shù)領(lǐng)域。特別是,本發(fā)明的實(shí)施例涉及時(shí)脈乘頻電路。傳統(tǒng)的時(shí)脈倍頻電路通常使用鎖相回路(PLL)或鎖頻回路(FLL)電路。然而,這些電路往往需要大的芯片面積并具有高功耗。在輸入具有雙倍頻率的時(shí)脈的替代常規(guī)設(shè)計(jì)是在輸入時(shí)脈的正向和負(fù)向邊緣上產(chǎn)生脈沖。然而,當(dāng)輸入頻率未知時(shí),這些脈沖的寬度無法確定,因此難以控制產(chǎn)生的時(shí)脈脈沖信號的工作周期(duty cycle)。
本發(fā)明的實(shí)施例提供了時(shí)脈倍頻、乘頻及數(shù)字脈沖產(chǎn)生電路、時(shí)間數(shù)字轉(zhuǎn)換器,其可以在沒有鎖相回路(PLL)或鎖頻回路(FLL)電路的大芯片面積和高功耗等缺點(diǎn)的情況下實(shí)現(xiàn)。為了滿足一些數(shù)字集成電路中的接近時(shí)序要求(close timing requirement),使用具有接近50%工作周期的時(shí)脈是重要的。對于音頻系統(tǒng),時(shí)脈的工作周期可能是重要的,并且具有不正確工作周期的時(shí)脈可能導(dǎo)致音頻失真。在一些實(shí)施例中,針對輸入頻率有較寬范圍時(shí),使用時(shí)脈乘頻器或倍頻器以提供具有50%的工作周期的時(shí)脈。
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