[發明專利]時脈倍頻、乘頻及數字脈沖產生電路、時間數字轉換器

有效

• 申請號: 201710965902.2
• 申請日: 2017-10-17
• 公開（公告）號: CN108445734B
• 公開（公告）日: 2020-03-24
• 發明（設計）人: 皮特·J·哈爾斯曼
• 申請（專利權）人: 新唐科技股份有限公司
• 主分類號: G04F10/00
• 分類號: G04F10/00
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 王濤;賈磊

1.一種時脈倍頻電路，其特征在于，包括：

一第一輸入節點，接收具有時脈頻率(Freq)和時脈周期(Tclock_in)的一輸入時脈信號；

一第一反相器，耦合到該第一輸入節點，提供一反時脈信號；

一第一可編程延遲區塊，耦合到該第一輸入節點，提供一延遲時脈信號；

一第二可編程延遲區塊，耦合到該第一反相器，提供一第一延遲反時脈信號；

一第一與門，接收該延遲時脈信號和該反時脈信號，該第一與門用以輸出一第一脈沖信號；

一第二與門，接收該輸入時脈信號和該第一延遲反時脈信號，該第二與門用以輸出一第二脈沖信號；

一或門，接收該第一脈沖信號和該第二脈沖信號，該或門用以輸出一輸出時脈信號；

一二分頻電路，耦合到該輸入時脈信號(A)，以提供具有1/2倍的該時脈頻率(Freq)和2倍的該時脈周期(Tclock_in)的一第二時脈信號(K)；以及

一時間數字轉換器，耦合到該二分頻電路；

該第一可編程延遲區塊和該第二可編程延遲區塊中的每一個包括串聯耦合的N+1個延遲元件和N+1個開關，其中N是整數，

其中該N+1個延遲元件中的該延遲元件#0、#1、#2、#3……及#N用以分別提供2⁰倍Td、2¹倍Td、2²倍Td、2³倍Td……及2^N倍Td的一延遲時間，其中Td定義為一預設延遲時間，并且每一個該N+1個延遲元件被N+1個控制位B[N：0]中的相應的一個選擇，標記為B[0]、B[1]、B[2]、B[3]……及B[N]，其中B[0]是一最小有效位，B[N]是一最大有效位；

其中該時間數字轉換器用以通過逐次逼近來確定該控制位B[N：0]的值，使得該第一可編程延遲區塊和該第二可編程延遲區塊的該延遲時間等于該時脈周期(Tclock_in)的1/4，以達到Td的精確度。

2.根據權利要求1所述的時脈倍頻電路，其特征在于，該時間數字轉換器包括：

一第二輸入節點，用以接收該第二時脈信號(K)；

一第二反相器，耦合到該第二輸入節點，以提供一第二反時脈信號；

一可編程延遲區塊，其中：

該可編程延遲區塊包括編號為#0、#1、#2、#3……及#N的該N+1個延遲元件，其中N是整數；

其中該延遲元件#0、#1、#2、#3……及#N用以分別提供2⁰×4倍Td、2¹×4倍Td、2²×4倍Td、2³×4倍Td……2^N×4倍Td的該延遲時間；以及

一逐次逼近式暫存器，耦合到該可編程延遲區塊，該逐次逼近式暫存器包括該N+1個控制位，分別標記為B[0]、B[1]、B[2]、B[3]……B[N]；

其中每一個該N+1個延遲元件由該逐次逼近式暫存器的相對應位B[0]、B[1]、B[2]、B[3]……B[N]選擇，其中B[0]是該逐次逼近式暫存器的該最小有效位，B[N]是該逐次逼近式暫存器的該最大有效位；

其中該逐次逼近式暫存器用以通過逐次逼近來調整該逐次逼近式暫存器中的該控制位，以將該可編程延遲區塊的該延遲時間與該輸入脈沖信號的時脈周期(Tclock_in)匹配到該逐次逼近式暫存器的該最小有效位。

3.根據權利要求2所述的時脈倍頻電路，其特征在于，該時間數字轉換器用以：

清除該逐次逼近式暫存器中的所有位；

選擇該逐次逼近式暫存器中該最大有效位，并定義為一所選位；

通過以下操作，確定該所選位的值；

將該所選位設定為邏輯值“1”；

確定該可編程延遲區塊中的該延遲時間是否大于該第二時脈信號(K)的該時脈周期；

如果該延遲時間高于該第二時脈信號(K)的該時脈周期，則將該所選位設定為邏輯值“0”；

如果該延遲時間不高于該第二時脈信號(K)的該時脈周期，則將該所選位保持邏輯值“1”；以及

確定下一個有效位的值，直到該逐次逼近式暫存器中的所有位被處理。

4.根據權利要求1所述的時脈倍頻電路，其特征在于，該預設延遲時間Td由包括兩個該第一反相器的一單個延遲單元提供。