[發明專利]一種制造溝槽MOSFET的方法

有效

• 申請號: 201710942472.2
• 申請日: 2017-10-11
• 公開（公告）號: CN107871787B
• 公開（公告）日: 2021-10-12
• 發明（設計）人: 蔡金勇;廖忠平
• 申請（專利權）人: 矽力杰半導體技術(杭州)有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 暫無信息
• 代理人: 暫無信息

公開了一種制造溝槽MOSFET的方法。包括：在半導體襯底上形成外延半導體層；在外延半導體層中形成從第一表面延伸至其內部的溝槽；在溝槽的下部形成第一絕緣層和屏蔽導體；形成體區、源區以及漏極電極，其中，在形成第二絕緣層的步驟中，采用至少部分地填充所述溝槽的上部的硬掩模對第二絕緣層進行圖案化。形成第二絕緣層的步驟包括：在溝槽的上部形成共形的第二絕緣層，第二絕緣層覆蓋溝槽的上部側壁和屏蔽導體的頂部；在溝槽的上部填充多晶硅層；采用多晶硅層作為硬掩模，刻蝕去除第二絕緣層位于溝槽的上部側壁上的部分；以及去除所述多晶硅層。本發明簡化現有技術中形成溝槽MOSFET的工藝步驟，從而降低生產成本。

技術領域

本發明涉及半導體技術，更具體地，涉及一種制造溝槽MOSFET的方法。

背景技術

金屬氧化物半導體場效應晶體管(MOSFET)作為功率半導體器件已經得到了廣泛的應用，例如在功率變換器中作為開關。

其中，屏蔽柵極溝槽MOSFET相對于傳統的MOSFET的優勢在于，屏蔽電極減小了柵極-漏極電容，并提高了晶體管的截止電壓。柵極電極和屏蔽電極通過介電層而彼此絕緣，該介電層還稱作極間電介質或IED。IED必須具有足夠的質量和厚度來支持可能存在于屏蔽電極和柵極電極之前的電勢差。此外，屏蔽電極和IED層之間的接口處和IED層中的接口阱電荷和介電阱電荷與用于形成IED層的方法主要相關。

現有技術中，確保足夠強度和足夠可靠的高質量IED以提供需要的電學特性，在形成柵極電極和屏蔽電極之間的IED層時，一般采用沉淀高密度等離子體氧化膜等方式。沉淀等離子氧化膜的方式工藝繁瑣，操作復雜，并且生產成本高。因此，需要一種用于形成屏蔽柵極溝槽MOSFET的方法來滿足對高質量IED的需求，在降低生產成本的前提下，確保屏蔽柵極溝槽MOSFET的性能。

發明內容

有鑒于此，本發明的目的在于提供一種制造溝槽MOSFET的方法，簡化現有技術中形成溝槽MOSFET的工藝步驟，從而降低生產成本。

根據本發明提供一種制造溝槽MOSFET的方法，包括：在半導體襯底上形成具有第一摻雜類型的外延半導體層；在所述外延半導體層中形成從第一表面延伸至其內部的溝槽；在所述溝槽的下部形成第一絕緣層和屏蔽導體，所述第一絕緣層位于所述溝槽的下部側壁和底部，且將所述屏蔽導體與所述外延半導體層隔開；在所述屏蔽導體的頂部形成第二絕緣層；形成體區、源區以及漏極電極；其中，在形成第二絕緣層的步驟中，采用至少部分地填充所述溝槽的上部的硬掩模對所述第二絕緣層進行圖案化。

優選地，其中，所述形成第二絕緣層的步驟包括：在所述溝槽的上部形成共形的第二絕緣層，所述第二絕緣層覆蓋所述溝槽的上部側壁和所述屏蔽導體的頂部；在所述溝槽的上部填充多晶硅層；采用所述多晶硅層作為所述硬掩模，刻蝕去除所述第二絕緣層位于所述溝槽的上部側壁上的部分；以及去除所述多晶硅層。

優選地，其中，所述填充多晶硅層的步驟包括：沉積多晶硅層，所述多晶硅層包括位于所述溝槽內的第一部分和位于所述第一表面上的第二部分；采用回刻蝕去除所述多晶硅層的第二部分，以暴露所述第二絕緣層的頂端。

優選地，其中，還包括進一步回刻蝕去除所述多晶硅層的第一部分中至少一部分。

優選地，其中，所述回刻蝕為干法刻蝕。

優選地，其中，所述第一絕緣層為采用熱氧化或低壓化學氣相沉積形成的氧化層。

優選地，其中，所述第二絕緣層為采用低壓化學氣相沉積或等離子體增強化學氣相沉積形成的氧化層。

優選地，其中，所述柵介質層為采用熱氧化形成的氧化層。

優選地，其中，所述屏蔽導體和所述柵極導體分別為采用低壓化學氣相沉積形成的多晶硅層。