[發(fā)明專利]基于分數(shù)低階協(xié)方差譜頻譜感知算法的FPGA實現(xiàn)

在審

• 申請?zhí)枺?/td>: 201710941901.4
• 申請日: 2017-10-11
• 公開（公告）號: CN107592124A
• 公開（公告）日: 2018-01-16
• 發(fā)明（設(shè)計）人: 朱曉梅;包亞萍;吳體昊
• 申請（專利權(quán)）人: 南京工業(yè)大學
• 主分類號: H04B1/16
• 分類號: H04B1/16;H04B17/00;H04B17/20
• 代理公司: 南京業(yè)騰知識產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙)32321
• 代理人: 董存壁

1.基于分數(shù)低階協(xié)方差譜頻譜感知算法的FPGA實現(xiàn)，其特征在于按照以下步驟進行：

步驟1：基于FPGA頻譜感知系統(tǒng)設(shè)計；

系統(tǒng)分為三個部分：信號源模塊、信號處理模塊和顯示模塊；

其中信號源模塊利用FPGA產(chǎn)生射頻接收機所接收的信號，作為主用戶信號,FPGA產(chǎn)生射頻接收機所接收的信號由添加了α穩(wěn)態(tài)分布隨機噪聲的QPSK信號構(gòu)成；

信號處理模塊完成頻譜感知算法，實現(xiàn)對分數(shù)低階協(xié)方差譜估計；

顯示模塊能夠更好地觀察分數(shù)低階協(xié)方差譜感知算法的效果，讓用戶有一個良好的視覺體驗。

2.按照權(quán)利要求1所述基于分數(shù)低階協(xié)方差譜頻譜感知算法的FPGA實現(xiàn)，其特征在于：所述步驟1中FPGA信號生成方法：

采用全數(shù)字調(diào)制生成QPSK信號，輸入的隨機二進制數(shù)字碼序列經(jīng)過數(shù)據(jù)的預(yù)處理單元完成信號的信道編碼，串并轉(zhuǎn)換后生成兩路信號，N倍內(nèi)插后經(jīng)過成形濾波器輸出成形序列，這個序列再經(jīng)過多級內(nèi)插把采樣速率提高到后面的復(fù)數(shù)乘法器的工作頻率上，調(diào)制所得到的QPSK信號帶寬是輸入序列帶寬的一半；隨機二進制數(shù)字碼序列是調(diào)制系統(tǒng)的輸入序列，利用matlab產(chǎn)生，將其數(shù)據(jù)存儲到FPGA的ROM里面，對ROM的地址進行不斷遞增；下式為MATLAB產(chǎn)生為隨機序列的函數(shù)，M,N為數(shù)據(jù)的大小，B為進制數(shù)，然后將數(shù)據(jù)寫到一個COE文件當中，用于初始化ROM：Bi＝randint(M,N,B)

將原始信號串并轉(zhuǎn)換成兩路碼元信號，同時將其雙極化，輸出雙極性信號，對原始信號進行內(nèi)插，內(nèi)插值為零，內(nèi)插速率為N＝F_S/F_C，內(nèi)插電路使用模為N的計數(shù)器對兩路信號進行采樣，在采樣時刻結(jié)果為采樣值，在非采樣時刻結(jié)果為零；成形濾波、載波調(diào)制和QPSK信號生成使用System Generator工具完成，其中fir1和fir2是滾降系數(shù)為0.8的升余弦滾降濾波器，經(jīng)過濾波的信號分別與載波頻率為25MHZ的正余弦信號相乘后相加，得到QPSK信號；

產(chǎn)生α穩(wěn)態(tài)分布隨機噪聲，利用matlab產(chǎn)生α＝1的隨機噪聲序列，將其寫進COE文件中，配置相應(yīng)的ROM模塊，ROM模塊接口中clka為輸入時鐘引腳，系統(tǒng)時鐘100MHz，addra為輸入地址總線，16位寬度，共65536個數(shù)據(jù)，douta為輸出噪聲數(shù)據(jù)，16位符號整數(shù)；產(chǎn)生存儲QPSK信號和噪聲的ROM模塊，然后以頻率100MHZ進行采樣，將兩路數(shù)據(jù)符合相加運算。

3.按照權(quán)利要求1所述基于分數(shù)低階協(xié)方差譜頻譜感知算法的FPGA實現(xiàn)，其特征在于：所述步驟1信號處理模塊中，信號x(n)為前端射頻接收機所接收的信號，首先取信號x(n)的符號得到信號u(n)，做快速傅里葉變換、進行取模操作得到分數(shù)低階協(xié)方差譜S(w)；FFT模塊和取模操作利用System Generator工具生成IP核，對其調(diào)用實現(xiàn)，其中data in為輸入的u(n)，cmult模塊實現(xiàn)對輸入進行0.9倍放縮，通過FFT得到分數(shù)低階協(xié)方差譜，data out為輸出譜，flag為每進行一次FFT后的輸出標志位，作為頻譜顯示的開始標志。

4.按照權(quán)利要求1所述基于分數(shù)低階協(xié)方差譜頻譜感知算法的FPGA實現(xiàn)，其特征在于：所述步驟1中顯示模塊利用液晶顯示分數(shù)低階協(xié)方差譜估計的結(jié)果：譜數(shù)據(jù)是信號處理模塊所得到的傳輸速率為100MHz的串行數(shù)據(jù)，首先將其保存在存儲單元當中，利用顯示圖片的方法顯示頻譜，VGA接口驅(qū)動一方面對存儲的數(shù)據(jù)進行讀取，另一方面按照VGA時序進行頻譜的顯示；存儲單元使用的是一個真正的雙口RAM，其中A口用于寫入數(shù)據(jù)，B口用于讀取數(shù)據(jù)，clka為A口寫入時鐘，頻率為抽取數(shù)據(jù)的時鐘50Mhz，clkb為B口讀取時鐘，使用的液晶掃描時鐘，此RAM同時作為時序匹配，addra[10:0]為寫入數(shù)據(jù)的地址，同樣，讀地址addrb也為11位，douta[9:0]為寫入的譜數(shù)據(jù)，10位無符號數(shù)，doutb[9:0]為讀取端口數(shù)據(jù)；VGA接口模塊中，Clk100Mhz為模塊輸入時鐘，Lcd_xpos與Lcd_ypos是模塊用于顯示功能的非常重要的輸出數(shù)據(jù)，表示液晶顯示屏幕的位置，將其經(jīng)過處理接在存儲數(shù)據(jù)的RAM地址上面，達到索引地址的作用，并用來定義顯示的區(qū)域；Lcd_data為模塊輸入的顏色數(shù)據(jù)，RGB444共12根數(shù)據(jù)線，把常用的顏色進行宏定義，右面的接口是外圍VGA接頭的連接口，Lcd_hs和Lcd_vs為行列掃描信號，Lcd_red、Lcd_green和Lcd_blue為3個基底色。