[發(fā)明專利]用于硅通孔的電測試的改進系統(tǒng)以及對應(yīng)的制造工藝

有效

• 申請?zhí)枺?/td>: 201710931764.6
• 申請日: 2013-04-02
• 公開（公告）號: CN107845623B
• 公開（公告）日: 2021-09-28
• 發(fā)明（設(shè)計）人: A·帕加尼
• 申請（專利權(quán)）人: 意法半導(dǎo)體股份有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66;H01L21/74;H01L21/768
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 王茂華

本發(fā)明的一些實施例涉及用于硅通孔的電測試的改進系統(tǒng)以及對應(yīng)的制造工藝。一種用于制造系統(tǒng)的工藝，該系統(tǒng)用于對在垂直方向上穿過半導(dǎo)體材料的襯底延伸的通孔的電測試，該工藝構(gòu)思在本體中集成電測試電路以實現(xiàn)檢測穿過微電子掩埋結(jié)構(gòu)的通孔的至少一個電學(xué)參數(shù)，該微電子掩埋結(jié)構(gòu)限定朝著外部的電連接元件與通孔的掩埋端之間的電路徑；集成步驟構(gòu)思提供溝槽并且在溝槽的底部處形成摻雜掩埋區(qū)域，具有與襯底的摻雜相反的摻雜以便形成半導(dǎo)體結(jié)，當(dāng)其正向偏置時限定電路徑；具體而言，半導(dǎo)體結(jié)具有小于導(dǎo)電區(qū)域的在與垂直方向橫切的水平面上的表面面積的結(jié)面積，以此方式具有減小的反向飽和電流。

本申請是2013年4月2日提交的、申請?zhí)枮椤?01310121979.3”、發(fā)明名稱為“用于硅通孔(TSV)的電測試的改進系統(tǒng)以及對應(yīng)的制造工藝”的發(fā)明專利申請的分案申請。

技術(shù)領(lǐng)域

本發(fā)明涉及用于硅通孔(TSV)的電測試的改進系統(tǒng)，并且涉及對應(yīng)的制造工藝。

背景技術(shù)

在電子集成電路的電連接領(lǐng)域中，對所謂的硅通孔(下文簡稱為“通孔”)的使用是已知的，即，穿過半導(dǎo)體材料(尤其是硅)的裸片或者晶片(在其中提供了電子集成電路)垂直延伸的導(dǎo)電材料的互連，從而實現(xiàn)被集成在裸片/晶片結(jié)構(gòu)的各層處的電路元件的、相互的以及可能對至少另一個外部元件的電連接，該外部元件耦合至相同裸片/晶片的外表面。通孔穿過裸片/晶片以及對應(yīng)的襯底垂直延伸，并且在制造工藝結(jié)束時(即處于最終使用形式時)，可能經(jīng)由設(shè)計為容納裸片/晶片的封裝，可以從被設(shè)計用于連接至外部電子設(shè)備或系統(tǒng)(在堆疊結(jié)構(gòu)的情形下，該外部設(shè)備/系統(tǒng)可能包括更多裸片/晶片)的裸片/晶片的外表面訪問該通孔。一般而言，通孔在側(cè)部并且在底部由電絕緣區(qū)域(例如由電介質(zhì)材料制成)絕緣，就此而言，通孔與它們穿越的襯底電絕緣，從而以此方式防止或者至少限制朝著襯底的漏電流的存在。

用于制造通孔的工藝具有一些關(guān)鍵方面，例如由于通孔的小尺寸(甚至小于10微米)，通孔的高數(shù)目(由于即使在單個裸片內(nèi)也可以提供數(shù)以百計的通孔)，以及裸片/晶片內(nèi)的高的凹陷深度。因此，并且還鑒于由通孔實現(xiàn)的電互連的性質(zhì)，要求對它們的正確操作的測試(優(yōu)選在集成電路的制造工藝結(jié)束之前)，尤其是驗證向通過通孔流通的電流提供的路徑的電阻，以及例如關(guān)于襯底的可能的損耗和寄生現(xiàn)象的存在。

在以本申請人的名義提交的第WO2011/101393 A1號專利申請中，已經(jīng)描述了一種用于在半導(dǎo)體材料(尤其是硅)的裸片或晶片的襯底內(nèi)集成的至少一個通孔的電測試的系統(tǒng)，該申請構(gòu)思了微電子掩埋結(jié)構(gòu)在襯底內(nèi)的集成，微電子掩埋結(jié)構(gòu)電耦合至通孔以生成導(dǎo)電路徑，并且因而實現(xiàn)至少一個電學(xué)量或者與其關(guān)聯(lián)的參數(shù)的檢測。

圖1中示意性地示出了該系統(tǒng)并且該系統(tǒng)由1整體標(biāo)出，其示出了本體2的一部分，本體2包括諸如硅之類的半導(dǎo)體材料(除此之外，還有其它一些材料，諸如絕緣材料、金屬等，這對本領(lǐng)域技術(shù)人員來說將是明顯的)。本體2可以相當(dāng)于集成多個裸片的晶片或者一個裸片，裸片是相同晶片的鋸切操作的結(jié)果。

本體2包括：襯底3，可能為復(fù)合型(諸如由設(shè)置在彼此之上的層組成的襯底，例如SOI-絕緣體上硅)，其具有第一類型摻雜(例如P摻雜)，并且具有頂表面3a，在與頂表面3a對應(yīng)的位置提供被測試的至少一個集成電路4(所謂的DUT-被測試器件；這里其示意性地表示為包括MOS晶體管)，以及與頂表面3a相對的底表面3b；以及多層5，由將一層或者多層導(dǎo)電材料(例如金屬，即所謂的金屬化層)分開的一層或者多層絕緣材料組成，該一層或者多層導(dǎo)電材料通過過孔相互連接并且在頂表面3a上設(shè)置在彼此之上。集成電路4可以至少部分地形成在多層5內(nèi)；例如，集成電路4的MOS晶體管的柵氧化層區(qū)域可以限定在多層5的第一絕緣層中，而對應(yīng)的柵區(qū)域限定在相同多層5的第一導(dǎo)電層中。接觸焊盤6布置在多層5的外表面5a(和與襯底3的頂表面3a接觸的表面相對)上以實現(xiàn)從外部對集成電路4的電訪問。