[發明專利]超結半導體器件及其制備方法

在審

• 申請號: 201710931499.1
• 申請日: 2017-10-09
• 公開（公告）號: CN109637969A
• 公開（公告）日: 2019-04-16
• 發明（設計）人: 鐘圣榮
• 申請（專利權）人: 無錫華潤華晶微電子有限公司
• 主分類號: H01L21/761
• 分類號: H01L21/761;H01L21/8234;H01L27/088;H01L29/06
• 代理公司: 北京博思佳知識產權代理有限公司 11415
• 代理人: 林祥

本發明公開了一種超結半導體器件及其制備方法，該制備方法包括：在第一型襯底上制備多個超結結構，多個所述超結結構沿所述第一型襯底的橫向分為多個相互間隔的芯片區域；至少在相鄰的所述芯片區域之間的間隔區域表面形成第一型摻雜層。采用該制備方法可以避免相鄰芯片區域之間的表面電場對超結結構造成不良影響，改善芯片產品的性能。

技術領域

本發明涉及半導體技術領域，尤其涉及一種超結半導體器件及其制備方法。

背景技術

常規結構的VDMOS(vertical double-diffusion metal-oxide-semiconductor，垂直雙擴散金屬-氧化物半導體場效應晶體管)隨著擊穿電壓的提高，外延層電阻率和厚度需要增大，導致導通電阻將會很大，導通電阻與擊穿電壓關系為：R∝BV^2.5，這就是通常所說的‘硅極限’。為了減小導通電阻或者突破硅極限，目前主要采用超結半導體器件。

目前在制備超結半導體器件時，可首先采用通用光刻版制備具有超結結構的外延片，后續可根據客戶需求選擇特定產品類型在外延片上制備包括源極、柵絕緣層和柵極等表面器件結構，以形成最終的超結半導體器件的芯片。

現有的具有超結結構的外延片，為在一塊襯底上制備多個重復超結結構，可將一塊外延片進行分割成多個芯片區域，芯片區域為最終形成的芯片所在區域，每個芯片區域包括一個或多個超結結構，由于相鄰芯片區域之間距離較近，相鄰芯片區域之間的表面電場會對外延片中的超結結構造成不良影響，因此，影響芯片產品的性能。

發明內容

有鑒于此，本發明提出一種能夠對外延片的芯片區域之間的電場進行隔離的超結半導體器件及其制備方法。

為了上述目的，本發明所采用的技術方案為：

根據本發明實施例的第一方面，提供一種超結半導體器件的制備方法，包括：

在第一型襯底上制備多個超結結構，多個所述超結結構沿所述第一型襯底的橫向分為多個相互間隔的芯片區域；

至少在相鄰的所述芯片區域之間的間隔區域表面形成第一型摻雜層。

可選的，在所述第一型襯底上制備多個超結結構之后，還包括：

將制備有多個超結結構的第一型襯底入庫存儲；

在所述至少在相鄰的所述芯片區域之間的間隔區域表面形成第一型摻雜層之后，還包括：

在所述第一型摻雜層上制備表面半導體器件結構。

可選的，所述在第一型襯底上制備多個超結結構，包括：

在所述第一型襯底上形成第一型外延層；

沿所述第一型襯底的橫向在所述第一型外延層中形成多個摻雜本體，各所述摻雜本體沿所述第一型襯底的縱向具有多層層疊的導電類型摻雜區；

經過處理使各所述摻雜本體的多層導電類型摻雜區內的摻雜雜質在所述第一型外延層中擴散。

可選的，所述至少在相鄰的所述芯片區域之間的區域表面形成第一型摻雜層，包括：

在各摻雜本體中位于最上層的各所述導電類型摻雜區的表面及位于相鄰的摻雜本體之間的第一型外延層的表面生長第一型摻雜層。

可選的，所述至少在相鄰的所述芯片區域之間的區域表面形成第一型摻雜層，包括：

在每間隔預設個所述摻雜本體之間的間隔區域表面注入第一型雜質形成所述第一型摻雜層。

可選的，所述在每間隔預設個所述摻雜本體之間的間隔區域表面注入第一型雜質形成所述第一型摻雜層，包括：

在各所述摻雜本體的表面形成光刻膠；