[發明專利]超低介電常數金屬間介電層的形成方法

有效

• 申請號: 201710929998.7
• 申請日: 2017-10-09
• 公開（公告）號: CN108735712B
• 公開（公告）日: 2021-07-27
• 發明（設計）人: 施伯錚;周家政;李俊德
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/532
• 分類號: H01L23/532;H01L21/768
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 李昕巍;章侃銥

超低介電常數金屬間介電層的形成方法包含形成第一金屬間介電層于基底上，第一金屬間介電層包含多個介電料材層，形成粘著層于第一金屬間介電層上，形成超低介電常數介電層于粘著層上，形成保護層于超低介電常數介電層上，形成硬遮罩于保護層上且將硬遮罩圖案化以產生窗口，移除窗口下的層以產生開口，被移除的層包含保護層、超低介電常數介電層、粘著層和第一金屬間介電層。在開口中形成金屬層。

技術領域

本公開實施例涉及半導體集成電路制造，特別有關于超低介電常數金屬間介電層的形成方法。

背景技術

隨著晶體管制程技術的進步，晶體管的尺寸已經縮小，且集成電路的每單位面積的晶體管數量也因此增加。增加的裝置密度需要更進步的互連技術，且此互連技術能實現以期望的速度在裝置之間傳遞信號并滿足低電阻和低電容(例如，低電阻電容(RC)時間常數)的需求。隨著集成電路變得更復雜且部件(feature)尺寸變小，也使得互連RC時間常數對信號延遲的影響加劇。在半導體后段(back-end-of line，BEOL)制程中，用金屬間介電層制造金屬互連結構，其導致金屬互連結構產生電容。電容的產生造成不希望發生的半導體電路的信號傳遞速度的降低。

使用低介電常數(low-k)介電材料形成金屬間介電層，在某種程度上已降低電容的產生且改善信號傳遞速度。然而，低介電常數介電材料有不利的特性和性質，例如高孔隙率，使其在某些半導體制造過程中容易受損，例如蝕刻、沉積和濕制程，而損害其介電常數(亦即，增加其介電常數)。

特別在先進技術中，例如5納米節點(5-nanometer node，N5)或更先進的技術，亟需能達到期望的電容、良率和可靠度的解決方法。

發明內容

根據一些實施例，提供超低介電常數(extra low-k，ELK)金屬間介電層(inter-layer metal dielectric layer，IMD)的形成方法。此方法包含形成第一金屬間介電層于基底上，第一金屬間介電層包含多個介電材料層，形成粘著層于第一金屬間介電層上，形成超低介電常數介電層于粘著層上，形成保護層于超低介電常數介電層上，形成硬遮罩于保護層上，且將硬遮罩圖案化以產生窗口，移除窗口下方的層以產生開口，移除的層包含保護層、超低介電常數介電層、粘著層和第一金屬間介電層，以及在開口中形成金屬層。

根據另一些實施例，提供集成電路的制造方法。此方法包含形成多個裝置于基底上，以產生制程中的基底；以及通過產生后段制程(BEOL)金屬和介電層，對前述裝置實施傳導電力和信號布線(routing)互連，其中產生后段制程金屬和介電層包含形成金屬間介電層于制程中的基底上；形成超低介電常數介電層于金屬間介電層上；形成介電蓋于超低介電常數介電層上；形成包含氮化鈦(TiN)的硬遮罩于該介電蓋上，且將硬遮罩圖案化以產生窗口；移除窗口下的層以產生溝槽，被移除的層包含介電蓋、超低介電常數介電層和金屬間介電層；以及形成包含銅(Cu)的金屬層于溝槽內。

根據又一些實施例，提供半導體裝置，其包含第一金屬間介電層形成于制程中的基底上；粘著層形成于第一金屬間介電層上，粘著層包含氧化硅或碳氧化硅；超低介電常數介電層形成于粘著層上，超低介電常數介電層包含摻雜碳且富含氧的氧化硅材料；保護層形成于超低介電常數介電層上；以及金屬層，從超低介電常數介電層延伸至第一金屬間介電層。

附圖說明

為了讓本公開實施例的各個觀點能更明顯易懂，以下配合附圖作詳細說明。應該注意，根據工業中的標準范例，各個部件(features)未必按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。

圖1是根據本公開的一或更多實施例，描繪超低介電常數(extra low-k，ELK)介電層的制造方法的示范制程流程圖。

圖2是根據本公開的一或更多實施例，描繪超低介電常數介電層的制造方法中的一個階段。

圖3是根據本公開的一或更多實施例，描繪超低介電常數介電層的制造方法中的一個階段。