[發明專利]底部半導體封裝件及其制造方法

在審

• 申請號: 201710924294.0
• 申請日: 2017-09-30
• 公開（公告）號: CN107731761A
• 公開（公告）日: 2018-02-23
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 睿力集成電路有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/498;H01L25/07;H01L21/56
• 代理公司: 北京潤平知識產權代理有限公司11283
• 代理人: 肖冰濱,劉兵

技術領域

本申請涉及半導體封裝領域，具體地，涉及一種底部半導體封裝件和用于制造底部半導體封裝件的方法。

背景技術

疊層封裝(Package on Package，POP)技術廣泛應用于半導體封裝領域，通常是將處理器芯片和存儲器芯片堆疊在一起。POP封裝一般可以包括上半導體封裝和下半導體封裝，下半導體封裝中可以包括多個堆疊的芯片。圖9示出了在現有技術中的一種POP封裝，在該POP封裝中，下半導體封裝中的上芯片與上半導體封裝的互連是通過位于下芯片的硅通孔(Through Si Via，TSV)連接到下半導體封裝的襯底然后襯底通過封裝連接件與上半導體封裝電連接(如圖9中的箭頭所示)。從圖中可以看出，下半導體封裝的上芯片與上半導體封裝的互連的路徑較長，這會一定程度上影響信號完整性。

發明內容

本申請的目的是提供一種能夠縮短互連路徑的半導體封裝件及其制造方法。

為了實現上述目的，在本申請的第一方面，提供一種底部半導體封裝件，包括：第一重布線層結構；縱向連接件，形成在所述第一重布線層結構的周邊區域上，所述縱向連接件與所述第一重布線層結構電連接；堆疊芯片，設置在所述第一重布線層結構的中央區域上，該堆疊芯片包括背靠背貼合的第一芯片和第二芯片，至少一分立器件和所述第一芯片鍵合到所述第一重布線層結構，所述第二芯片的有源面上設置有多個柱狀凸塊；塑封料，形成在所述第一重布線層結構上，以封裝所述堆疊芯片、所述分立器件以及所述縱向連接件，并且所述柱狀凸塊的端部和所述縱向連接件的端部暴露于所述塑封料的外表面，其中所述第二芯片的所述有源面和所述塑封料的所述外表面之間具有間隔；第二重布線層結構，形成在所述塑封料的所述外表面上，所述第二重布線層結構包括多個焊盤，經由所述柱狀凸塊的端部電連接至所述第二芯片以及經由所述縱向連接件的端部電連接至所述第一重布線層結構；以及焊球，設置在所述第二重布線層結構的所述焊盤上。

可選地，所述第一芯片的尺寸小于所述第二芯片的尺寸，由此定義一遮蔽空間，所述分立器件位于所述遮蔽空間內。

可選地，所述第一芯片的有源面上設置有多個第一焊盤以及多個接合于所述第一焊盤的微凸塊，所述微凸塊經由焊料與所述第一重布線層結構中的電路鍵合。

可選地，所述第二芯片的有源面上形成有一塑封層，以包覆所述柱狀凸塊的側壁。

可選地，所述間隔由所述塑封層的厚度所定義。

可選地，所述第二重布線層結構內形成的電路直接連接至所述柱狀凸塊的端部和所述縱向連接件的端部。

可選地，所述第一芯片和所述分立器件通過焊接的方式鍵合到所述第一重布線層結構。

可選地，在所述第一重布線層結構的介電層中形成有多個開孔，所述開孔暴露所述第一重布線層結構的中介焊盤，以供頂部半導體封裝件的鍵合。

在本申請的第二方面，提供一種用于制造底部半導體封裝件的方法，該方法包括：在載體上形成第一重布線層結構；在所述第一重布線層結構的周邊區域上形成多個與所述第一重布線層結構電連接的縱向連接件；在所述第一重布線層結構的中央區域上設置堆疊芯片，該堆疊芯片包括背靠背貼合的第一芯片和第二芯片，至少一分立器件和所述第一芯片鍵合到所述第一重布線層結構，所述第二芯片的有源面上設置有多個柱狀凸塊；在所述第一重布線層結構上形成塑封料，以封裝所述堆疊芯片、所述分立器件以及所述縱向連接件，并使得所述柱狀凸塊的端部和所述縱向連接件的端部暴露于所述塑封料的外表面，其中所述第二芯片的所述有源面和所述塑封料的所述外表面之間具有間隔；在所述塑封料的所述外表面上形成第二重布線層結構，所述第二重布線層結構包括多個焊盤，經由所述柱狀凸塊的端部電連接至所述第二芯片以及經由所述縱向連接件的端部電連接至所述第一重布線層結構；以及在所述第二重布線層結構的所述焊盤上設置多個焊球。

可選地，所述第一芯片的尺寸小于所述第二芯片的尺寸，由此定義一遮蔽空間，所述分立器件位于所述遮蔽空間內。

可選地，所述第一芯片和所述分立器件通過焊接的方式鍵合到所述第一重布線層結構。

可選地，該方法還包括：去除所述載體，并在所述第一重布線層結構的介電層中形成多個開孔，暴露所述第一重布線層結構的中介焊盤，以供頂部半導體封裝件的鍵合。

通過上述技術方案，底部半導體封裝件的第一芯片可以通過第一重布線層結構中的電路與頂部半導體封裝件的襯底電連接，相比于傳統的POP封裝，第一芯片與頂部半導體封裝件之間的互連路徑縮短，從而能夠保證更好的信號完整性。

本申請的其它特征和優點將在隨后的具體實施方式部分予以詳細說明。