[發明專利]半導體裝置的形成方法

有效

• 申請號: 201710911760.1
• 申請日: 2017-09-29
• 公開（公告）號: CN109581817B
• 公開（公告）日: 2021-07-06
• 發明（設計）人: 張峰溢;李甫哲;陳界得
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: G03F7/20
• 分類號: G03F7/20;H01L21/027;H01L21/033
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體裝置的形成方法，其是在基底的材料層上依序形成沿著不同方向延伸的多個第一開口、多個第二開口，使得多個第一開口與多個第二開口相交而形成多個重疊區。接著，再形成呈矩陣排列的多個圖案，使得多個圖案分別與多個重疊區相互重疊。之后，轉移多個第一開口、多個第二開口與多個圖案至材料層上，形成多個呈矩陣排列的材料圖案。在本發明的另一實施例中，多個第一開口、多個第二開口也可替換為多個第一圖案、第二圖案，此時，多個圖案則可替換為多個開口。

技術領域

本發明涉及一種半導體裝置的制作工藝，特別是涉及一種利用多次光刻蝕刻來形成半導體裝置的微結構的制作工藝。

背景技術

在半導體制作工藝中，一些微結構的制造，需要在半導體基材/膜層、介電材料層或金屬材料層等適當的基材或材料層中，利用光刻及蝕刻等制作工藝，形成具有精確尺寸的微小圖案。為達到此目的，在傳統的半導體技術中，是在目標材料層之上形成掩模層(mask layer)，以便先在該掩模層中形成/定義這些微小圖案，隨后將該等圖案轉移至目標膜層。一般而言，掩模層例如是通過光刻制作工藝形成的圖案化光致抗蝕劑層，和/或利用該圖案化光致抗蝕劑層形成的圖案化掩模層。

隨著集成電路的復雜化，這些微小圖案的尺寸不斷地減小，所以用來產生特征圖案的設備就必須滿足制作工藝分辨率及疊對準確度(overlay accuracy)的嚴格要求，單一圖案化(single patterning)方法已無法滿足制造微小線寬圖案的分辨率需求或制作工藝需求。是以，半導體業者現多采用多重圖案化(multiple patterning)方法，例如雙重圖案化(double patterning)制作工藝或間隙壁自對準二重圖案(spacer self-aligneddouble patterning,SADP)制作工藝等，作為克服光刻曝光裝置的分辨率極限的途徑。然而，前述兩制作工藝都為精密且制作工藝控制要求極高的制作工藝方法，其使用上無可避免地增加了制作工藝復雜度與制作工藝成本。

發明內容

本發明的一目的在于提供一種半導體裝置的形成方法，其是避免使用間隙壁自對準二重圖案制作工藝，而選擇以多次光刻蝕刻制作工藝分別形成彼此可相交或重疊的開口圖案或實體圖案，由此構成所欲形成的微小圖案。由此，本發明的形成方法可在制作工藝簡化與成本節省的前提下，形成布局相對密集且尺寸相對微小的半導體結構。

為達上述目的，本發明的一實施例提供一種半導體裝置的形成方法，其包含以下步驟。首先，在一個基底上形成一個材料層，并且，經由一個第一光掩模在該材料層上形成一個第一光致抗蝕劑，該第一光致抗蝕劑包含多個平行地沿著一第一方向延伸的第一開口。接著，經由一個第二光掩模在該材料層上形成一個第二光致抗蝕劑，該第二光致抗蝕劑包含多個平行地沿著一第二方向延伸的第二開口，該第二光致抗蝕劑的該些第二開口橫跨該第一光致抗蝕劑的該些第一開口，以形成多個重疊區。然后，經由一個第三光掩模在該材料層上形成一個第三光致抗蝕劑，該第三光致抗蝕劑包含多個呈矩陣排列的第一圖案，其中，各該第一圖案分重疊各該重疊區。最后，將該第一光致抗蝕劑的該些第一開口、該第二光致抗蝕劑的該些第二開口、以及該第三光致抗蝕劑的該些第一圖案轉移至該材料層上，以形成多個呈矩陣排列的材料圖案。

為達上述目的，本發明的另一實施例提供一種半導體裝置的形成方法，其包含以下步驟。首先，在一個基底上形成一個材料層，并且，經由一個第一光掩模在該材料層上形成一個第一光致抗蝕劑，該第一光致抗蝕劑包含多個平行地沿著一第一方向延伸的第一圖案。接著，經由一個第二光掩模在該材料層上形成一個第二光致抗蝕劑，該第二光致抗蝕劑包含多個平行地沿著一第二方向延伸的第二圖案，該第二光致抗蝕劑的該些第二圖案橫跨該第一光致抗蝕劑的該些第一圖案，以形成多個重疊區。然后，經由一個第三光掩模在該材料層上形成一個第三光致抗蝕劑，該第三光致抗蝕劑包含多個呈矩陣排列的開口，其中，各該開口重疊各該重疊區。最后，將該第一光致抗蝕劑的該些第一圖案、該第二光致抗蝕劑的該些第二圖案以及該第三光致抗蝕劑的該些開口轉移至該材料層上，以形成多個呈矩陣排列的材料圖案。