[發明專利]3DES對稱加解密方法、系統及計算機可讀存儲介質在審
| 申請號: | 201710909917.7 | 申請日: | 2017-09-29 |
| 公開(公告)號: | CN107566113A | 公開(公告)日: | 2018-01-09 |
| 發明(設計)人: | 史宏志;李雪雷 | 申請(專利權)人: | 鄭州云海信息技術有限公司 |
| 主分類號: | H04L9/06 | 分類號: | H04L9/06;H04L29/06 |
| 代理公司: | 北京集佳知識產權代理有限公司11227 | 代理人: | 羅滿 |
| 地址: | 450018 河南省鄭州市*** | 國省代碼: | 河南;41 |
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| 摘要: | |||
| 搜索關鍵詞: | des 對稱 解密 方法 系統 計算機 可讀 存儲 介質 | ||
技術領域
本發明涉及可重構計算技術領域,特別涉及一種面向CPU+FPGA異構加速平臺的3DES對稱加解密方法、系統及計算機可讀存儲介質。
背景技術
隨著信息時代數據量的暴增,信息和數據的隱私安全成為各商業領域內最有價值的資產。各商業公司會對自己領域內的數據從系統準入到數據讀取都會做嚴格的信息保護。數據加密就是對信息進行保護的一種有效手段,能夠阻止非授權用戶的讀取和傳播。
對稱加密算法是應用較早的加密算法,技術成熟。在對稱加密算法中,數據發信方將明文(原始數據)和加密密鑰一起經過特殊加密算法處理后,使其變成復雜的加密密文發送出去。收信方收到密文后,若想解讀原文,則需要使用加密用過的密鑰及相同算法的逆算法對密文進行解密,才能使其恢復成可讀明文。在對稱加密算法中,使用的密鑰只有一個,發收信雙方都使用這個密鑰對數據進行加密和解密,這就要求解密方事先必須知道加密密鑰。
3DES(TripleData Encryption Standard,3層數據加密標準)是DES(數據加密標準)向AES(Advanced Encryption Standard,高級加密標準)過渡的加密算法,它使用3條56位的密鑰對數據進行三次加密。是DES的一個更安全的變形。它以DES為基本模塊,通過組合分組方法設計出分組加密算法。比起最初的DES,3DES更為安全。3DES使用兩個密鑰,執行三次DES算法,加密的過程是加密-解密-加密,解密的過程是解密-加密-解密。
現有技術中,對數據的加密和解密過程需要一定的計算資源,尤其是在數據暴增、響應時間有限的條件下,能夠以最快的速度滿足用戶對數據的存取響應成為一項嚴峻的挑戰。因此,如何提高3DES對稱加密和解密的速度,是現今急需解決的問題。
發明內容
本發明的目的是提供一種面向CPU+FPGA異構加速平臺的3DES對稱加解密方法、系統及計算機可讀存儲介質,以利用FPGA(Field-Programmable Gate Array,現場可編程門陣列)對3DES對稱加密和解密的核心算法的性能加速,提高3DES對稱加密和解密的執行性能。
為解決上述技術問題,本發明提供一種面向CPU+FPGA異構加速平臺的3DES對稱加解密方法,包括:
主機端將待加密數據集或待解密數據集發送至FPGA板卡的DDR內存,并設置FPGA端運行所需的參數信息;其中,所述待加密數據集包括分組的明文數據和加密密鑰數據,所述待解密數據集包括分組的密文數據和解密密鑰數據;
所述FPGA端根據所述參數信息,對所述待加密數據集進行3DES對稱加密計算,或對所述待解密數據集進行3DES對稱解密計算,并將獲取的加密密文數據或解密明文數據存儲至所述DDR內存;
所述主機端從所述DDR內存獲取所述加密密文數據或所述解密明文數據。
可選的,所述FPGA端根據所述參數信息,對所述待加密數據集進行3DES對稱加密計算,或對所述待解密數據集進行3DES對稱解密計算,包括:
所述FPGA端利用OpenCL語言實現的3DES對稱加解密內核,根據所述參數信息對所述待加密數據集進行3DES對稱加密計算,或對所述待解密數據集進行3DES對稱解密計算。
可選的,所述FPGA端利用OpenCL語言實現的3DES對稱加解密內核,根據所述參數信息對所述待加密數據集進行3DES對稱加密計算,包括:
所述FPGA端將所述待加密數據集從所述DDR內存批量讀取至片上緩存;
對分組的所述明文數據進行并行和流水化的迭代混淆和擴散操作,獲取所述加密密文數據。
可選的,該方法還包括:
所述主機端創建與所述FPGA端進行數據通信的緩存,并將所述緩存存放在所述DDR內存上。
本發明還提供了一種面向CPU+FPGA異構加速平臺的3DES對稱加解密系統,包括:
主機端,用于將待加密數據集或待解密數據集發送至FPGA板卡的DDR內存,并設置FPGA端運行所需的參數信息;從所述DDR內存獲取加密密文數據或解密明文數據;其中,所述待加密數據集包括明文數據和加密密鑰數據,所述待解密數據集包括密文數據和解密密鑰數據;
所述FPGA端,用于根據所述參數信息,對所述待加密數據集進行3DES對稱加密計算,或對所述待解密數據集進行3DES對稱解密計算,并將獲取的所述加密密文數據或所述解密明文數據存儲至所述DDR內存。
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