[發(fā)明專利]3DES對稱加解密方法、系統(tǒng)及計算機(jī)可讀存儲介質(zhì)

在審

• 申請?zhí)枺?/td>: 201710909917.7
• 申請日: 2017-09-29
• 公開（公告）號: CN107566113A
• 公開（公告）日: 2018-01-09
• 發(fā)明（設(shè)計）人: 史宏志;李雪雷
• 申請（專利權(quán)）人: 鄭州云海信息技術(shù)有限公司
• 主分類號: H04L9/06
• 分類號: H04L9/06;H04L29/06
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司11227
• 代理人: 羅滿

1.一種面向CPU+FPGA異構(gòu)加速平臺的3DES對稱加解密方法，其特征在于，包括：

主機(jī)端將待加密數(shù)據(jù)集或待解密數(shù)據(jù)集發(fā)送至FPGA板卡的DDR內(nèi)存，并設(shè)置FPGA端運行所需的參數(shù)信息；其中，所述待加密數(shù)據(jù)集包括分組的明文數(shù)據(jù)和加密密鑰數(shù)據(jù)，所述待解密數(shù)據(jù)集包括分組的密文數(shù)據(jù)和解密密鑰數(shù)據(jù)；

所述FPGA端根據(jù)所述參數(shù)信息，對所述待加密數(shù)據(jù)集進(jìn)行3DES對稱加密計算，或?qū)λ龃饷軘?shù)據(jù)集進(jìn)行3DES對稱解密計算，并將獲取的加密密文數(shù)據(jù)或解密明文數(shù)據(jù)存儲至所述DDR內(nèi)存；

所述主機(jī)端從所述DDR內(nèi)存獲取所述加密密文數(shù)據(jù)或所述解密明文數(shù)據(jù)。

2.根據(jù)權(quán)利要求1所述的面向CPU+FPGA異構(gòu)加速平臺的3DES對稱加解密方法，其特征在于，所述FPGA端根據(jù)所述參數(shù)信息，對所述待加密數(shù)據(jù)集進(jìn)行3DES對稱加密計算，或?qū)λ龃饷軘?shù)據(jù)集進(jìn)行3DES對稱解密計算，包括：

所述FPGA端利用OpenCL語言實現(xiàn)的3DES對稱加解密內(nèi)核，根據(jù)所述參數(shù)信息對所述待加密數(shù)據(jù)集進(jìn)行3DES對稱加密計算，或?qū)λ龃饷軘?shù)據(jù)集進(jìn)行3DES對稱解密計算。

3.根據(jù)權(quán)利要求2所述的面向CPU+FPGA異構(gòu)加速平臺的3DES對稱加解密方法，其特征在于，所述FPGA端利用OpenCL語言實現(xiàn)的3DES對稱加解密內(nèi)核，根據(jù)所述參數(shù)信息對所述待加密數(shù)據(jù)集進(jìn)行3DES對稱加密計算，包括：

所述FPGA端將所述待加密數(shù)據(jù)集從所述DDR內(nèi)存批量讀取至片上緩存；

對分組的所述明文數(shù)據(jù)進(jìn)行并行和流水化的迭代混淆和擴(kuò)散操作，獲取所述加密密文數(shù)據(jù)。

4.根據(jù)權(quán)利要求1至3任一項所述的面向CPU+FPGA異構(gòu)加速平臺的3DES對稱加解密方法，其特征在于，還包括：

所述主機(jī)端創(chuàng)建與所述FPGA端進(jìn)行數(shù)據(jù)通信的緩存，并將所述緩存存放在所述DDR內(nèi)存上。

5.一種面向CPU+FPGA異構(gòu)加速平臺的3DES對稱加解密系統(tǒng)，其特征在于，包括：

主機(jī)端，用于將待加密數(shù)據(jù)集或待解密數(shù)據(jù)集發(fā)送至FPGA板卡的DDR內(nèi)存，并設(shè)置FPGA端運行所需的參數(shù)信息；從所述DDR內(nèi)存獲取加密密文數(shù)據(jù)或解密明文數(shù)據(jù)；其中，所述待加密數(shù)據(jù)集包括明文數(shù)據(jù)和加密密鑰數(shù)據(jù)，所述待解密數(shù)據(jù)集包括密文數(shù)據(jù)和解密密鑰數(shù)據(jù)；

所述FPGA端，用于根據(jù)所述參數(shù)信息，對所述待加密數(shù)據(jù)集進(jìn)行3DES對稱加密計算，或?qū)λ龃饷軘?shù)據(jù)集進(jìn)行3DES對稱解密計算，并將獲取的所述加密密文數(shù)據(jù)或所述解密明文數(shù)據(jù)存儲至所述DDR內(nèi)存。

6.根據(jù)權(quán)利要求5所述的面向CPU+FPGA異構(gòu)加速平臺的3DES對稱加解密系統(tǒng)，其特征在于，所述FPGA端具體用于利用OpenCL語言實現(xiàn)的3DES對稱加解密內(nèi)核，根據(jù)所述參數(shù)信息對所述待加密數(shù)據(jù)集進(jìn)行3DES對稱加密計算，或?qū)λ龃饷軘?shù)據(jù)集進(jìn)行3DES對稱解密計算。

7.根據(jù)權(quán)利要求5或6所述的面向CPU+FPGA異構(gòu)加速平臺的3DES對稱加解密方法，其特征在于，所述主機(jī)端還用于創(chuàng)建與所述FPGA端進(jìn)行數(shù)據(jù)通信的緩存，并將所述緩存存放在所述DDR內(nèi)存上。

8.一種計算機(jī)可讀存儲介質(zhì)，其特征在于，所述計算機(jī)可讀存儲介質(zhì)上存儲有計算機(jī)程序，所述計算機(jī)程序被處理器執(zhí)行時實現(xiàn)如權(quán)利要求1至4任一項所述的面向CPU+FPGA異構(gòu)加速平臺的3DES對稱加解密方法的步驟。