[發明專利]半導體封裝裝置及其制造方法

有效

• 申請號: 201710905195.8
• 申請日: 2017-09-29
• 公開（公告）號: CN107946287B
• 公開（公告）日: 2023-05-26
• 發明（設計）人: 劉京植;李梁遠;金錫奉
• 申請（專利權）人: 日月光半導體(韓國)有限公司
• 主分類號: H01L23/552
• 分類號: H01L23/552;H01L21/50
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 林斯凱

一種半導體封裝裝置包含：襯底、裸片、封裝主體、屏蔽層、阻焊層、絕緣膜和互連元件。所述裸片安置在所述襯底的頂部表面上。所述封裝主體安置在所述襯底的所述頂部表面上以覆蓋所述裸片。所述屏蔽層安置在所述封裝主體上且電連接到所述襯底的接地元件。所述阻焊層安置在所述襯底的底部表面上。所述絕緣膜安置在所述阻焊層上。所述互連元件安置在所述襯底的所述底部表面上。所述互連元件的第一部分由所述絕緣膜覆蓋，并且所述互連元件的第二部分從所述絕緣膜中暴露。

技術領域

本發明涉及一種半導體封裝裝置及其制造方法，且更確切地說，涉及一種具有屏蔽層的半導體封裝裝置及其制造方法。

背景技術

在至少部分地由針對增強處理速度和較小尺寸的需求的驅動下，半導體裝置已變得越來越復雜。增強處理速度傾向于涉及更高的時鐘速度，這可以涉及信號電平之間的更頻繁的轉換，這繼而可以引起在較高頻率或較短波長處的較高電平的電磁發射。電磁發射可從源半導體裝置中輻射，并且可入射到鄰近半導體裝置上。如果鄰近半導體裝置處的電磁發射的電平足夠高，那么這些發射可不利地影響鄰近半導體裝置的操作。此現象有時被稱作電磁干擾(EMI)。較小尺寸的半導體裝置可通過在總電子系統內提供較高密度的半導體裝置而加重EMI，并且因此加重鄰近半導體裝置處的較高電平的不希望的電磁發射。

減少EMI的一種方式是屏蔽半導體封裝裝置內的半導體裝置的集合。具體地說，屏蔽可以通過包含電接地且緊固到封裝的外部的導電殼體或外殼實現。當來自封裝內部的電磁發射撞擊殼體的內表面時，這些發射的至少一部分可以電短路，由此降低可以通過殼體的發射的電平且不利地影響鄰近半導體裝置。類似地，當來自鄰近半導體裝置的電磁發射撞擊殼體的外表面時，類似電短路可以出現以減少封裝內的半導體裝置的EMI。

發明內容

根據本發明的一些實施例，半導體封裝裝置包括：襯底、裸片、封裝主體、屏蔽層、阻焊層、絕緣膜和互連元件。襯底包括接地元件、頂部表面、與頂部表面相對的底部表面以及在頂部表面與底部表面之間的橫向表面。裸片安置在襯底的頂部表面上。封裝主體安置在襯底的頂部表面上以覆蓋裸片。屏蔽層安置在封裝主體上且電連接到襯底的接地元件。阻焊層安置在襯底的底部表面上。絕緣膜安置在阻焊層上。互連元件安置在襯底的底部表面上。互連元件的第一部分由絕緣膜覆蓋，并且互連元件的第二部分從絕緣膜中暴露。

根據本發明的一些實施例，制造半導體封裝裝置的方法包括：提供包括接地元件的襯底；在襯底的頂部表面上安置裸片；在襯底的頂部表面上形成封裝主體以覆蓋裸片；在襯底的底部表面上形成互連元件；在襯底的底部表面和互連元件上形成絕緣膜，其中絕緣膜覆蓋互連元件并且與互連元件相符；在封裝主體的外表面和襯底的橫向表面上形成屏蔽層；以及移除絕緣膜的至少一部分。屏蔽層連接到接地元件。

根據本發明的一些實施例，制造半導體封裝裝置的方法包括：提供包括接地元件的襯底；在襯底的頂部表面上安置裸片；在襯底的頂部表面上形成封裝主體以覆蓋裸片；在襯底的底部表面上形成互連元件；在襯底的底部表面上安置第一絕緣膜，其中第一絕緣膜覆蓋互連元件的第一部分并且暴露互連元件的第二部分；在第一絕緣膜和互連元件的第二部分上形成第二絕緣膜，其中第二絕緣膜與互連元件相符；在封裝主體的外表面和襯底的橫向表面上形成屏蔽層，其中屏蔽層連接到接地元件；以及移除第二絕緣膜。

附圖說明

圖1說明根據本發明的一些實施例的半導體封裝裝置的截面圖。

圖2說明根據本發明的一些實施例的半導體封裝裝置的截面圖。

圖3A、圖3B、圖3C、圖3D和圖3E說明根據本發明的一些實施例的制造方法。

圖4A、圖4B、圖4C和圖4D說明根據本發明的一些實施例的制造方法。

圖5A、圖5B、圖5C和圖5D說明根據本發明的一些實施例的制造方法。

圖6A和圖6B說明根據本發明的一些實施例的制造方法。