[發明專利]一種改善多芯片堆疊裝片的結構及其工藝方法

在審

• 申請號: 201710891153.3
• 申請日: 2017-09-27
• 公開（公告）號: CN107579048A
• 公開（公告）日: 2018-01-12
• 發明（設計）人: 繆江黔;劉敏;朱仲明
• 申請（專利權）人: 江蘇長電科技股份有限公司
• 主分類號: H01L23/13
• 分類號: H01L23/13;H01L23/00;H01L25/00;H01L21/60
• 代理公司: 江陰市揚子專利代理事務所(普通合伙)32309
• 代理人: 周彩鈞

技術領域

本發明涉及一種改善多芯片堆疊裝片的結構及其工藝方法，屬于半導體封裝技術領域。

背景技術

目前半導體產品的發展趨勢就是小型化，密集化，在盡可能小的區域內安裝盡可能多的芯片，減少空間占用，提高空間利用率，且客戶需求的封裝一般都有尺寸要求，因此產品的封裝尺寸是受限制的，同樣的的封裝尺寸，多芯片堆疊裝片有效的減小了封裝尺寸，滿足現在的發展趨勢，現有對多芯片裝片存在一些問題，目前有以下幾種：

1、多芯片裝片時，裝片區域不夠大無法滿足條件，此時需重新設計芯片或框架，且不一定能滿足所需要求，如圖1、圖2所示，此時因裝片區域不足迫使芯片堆疊布置，上層芯片部分區域懸空（圓圈位置），部分打線區域懸空，影響打線制程，使得上層芯片懸空打線區域沒有足夠的強度造成芯片應力斷裂的問題；

2、芯片堆疊裝片時，由于受尺寸的限制以及下層芯片與上層芯片尺寸接近的等因素影響，下層芯片的部分打線區域容易被上層芯片的裝片所遮蓋。

發明內容

本發明所要解決的技術問題是針對上述現有技術提供一種改善多芯片堆疊裝片的結構及其工藝方法，在有限的空間內，它可以有效的增強多芯片裝片的能力，增加將空間利用率，避免懸空打線區域因沒有足夠的強度造成芯片斷裂的問題，同時也避免因空間不足造成下層芯片的部分打線區域容易被上層芯片的裝片遮蓋的問題。

本發明解決上述問題所采用的技術方案為：一種改善多芯片堆疊裝片的結構，它包括框架基材，所述框架基材正面通過裝片膠設置有下層芯片，所述框架基材正面通過貼膜設置有“工”字型支架，所述“工”字型支架正面通過裝片膠設置有上層芯片，所述框架基材、下層芯片及上層芯片之間均通過焊線相連接，所述下層芯片、上層芯片、“工”字型支架和焊線外圍包封有塑封料。

所述“工”字型支架為上大下小的“工”字型支架。

所述下層芯片的部分區域及部分焊線容置于“工”字型支架下面的空間。

所述下層芯片有多個。

一種改善多芯片堆疊裝片的結構的工藝方法，所述方法包括以下步驟：

步驟一、取一框架基材；

步驟二、在框架基材上貼裝下層芯片；

步驟三、下層芯片與框架基材之間進行打線作業；

步驟四、在框架基材上貼裝“工”字型支架；

步驟五、在“工”字型支架上貼裝上層芯片；

步驟六、上層芯片與框架基材之間進行打線作業；

步驟七、包封。

步驟二中使用刷膠或蘸膠工藝裝片。

步驟二中下層芯片有多個。

一種改善多芯片堆疊裝片的結構的另一工藝方法，

步驟一、取一框架基材；

步驟二、在框架基材上貼裝多個下層芯片；

步驟三、在框架基材上貼裝“工”字型支架；

步驟四、在“工”字型支架上貼裝上層芯片；

步驟五、框架基材、下層芯片及上層芯片之間均通過焊線相連接；

步驟六、包封。

與現有技術相比，本發明的優點在于：

本發明一種改善多芯片堆疊裝片的結構及其工藝方法，提高了框架基材的利用率，可以更方便布局，一方面避免上層芯片懸空打線區域因沒有足夠的強度支撐造成芯片應力斷裂的問題，同時也避免因空間不足造成下層芯片的部分打線區域容易被上層芯片的裝片遮蓋的問題。

附圖說明

圖1為傳統多芯片裝片結構的示意圖。

圖2為傳統多芯片裝片結構的另一示意圖。

圖3為本發明一種改善多芯片堆疊裝片的結構實施例1的示意圖。

圖4~圖10為本發明一種改善多芯片堆疊裝片的結構實施例1工藝方法的流程示意圖。

圖11為本發明一種改善多芯片堆疊裝片的結構實施例2的示意圖。

圖12~圖17為本發明一種改善多芯片堆疊裝片的結構實施例2工藝方法的流程示意圖。

圖18~圖24為本發明一種改善多芯片堆疊裝片的結構實施例2另一工藝方法的流程示意圖。

其中：

框架基材1

下層芯片2

上層芯片3

裝片膠4

貼膜5

“工”字型支架6

焊線7

塑封料8。

具體實施方式

以下結合附圖實施例對本發明作進一步詳細描述。

實施例1：