[發明專利]能夠消除來自Σ-Δ調制器的量化噪聲的分數N數字PLL

有效

• 申請號: 201710883980.8
• 申請日: 2017-09-26
• 公開（公告）號: CN108667458B
• 公開（公告）日: 2022-06-07
• 發明（設計）人: G·米德哈;K·查特杰
• 申請（專利權）人: 意法半導體國際有限公司
• 主分類號: H03L7/197
• 分類號: H03L7/197;H03L7/099;H03M7/30
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;羅利娜

本文中公開的鎖相環路(PLL)電路包括相位檢測器，該相位檢測器接收參考頻率信號和反饋頻率信號并且被配置為輸出指示參考頻率信號與反饋頻率信號之間的相位差的數字信號。數字環路濾波器對數字信號進行濾波。數模轉換器將經濾波的數字信號轉換成控制信號。振蕩器基于控制信號來生成PLL時鐘信號。Σ?Δ調制器根據頻率控制字來調制分頻器信號。分頻器根據分頻器信號來對PLL時鐘信號進行分頻，并且經分頻的PLL時鐘信號來生成噪聲反饋頻率信號。噪聲濾波塊從噪聲反饋頻率信號中移除量化噪聲，從而生成反饋頻率信號。

技術領域

本公開涉及鎖定環路電路，諸如例如分數N/整數N鎖相環路(PLL)或鎖頻環路(FLL)電路，并且特別涉及用于消除由分頻器的Σ-Δ調制在鎖定環路中產生的量化噪聲的技術。

背景技術

諸如鎖相環路電路等的鎖定環路電路是無線電、無線和電信技術的基本組成部分。鎖相環路或相位鎖定環路(PLL)是一種控制系統，該控制系統生成具有與輸入信號的相位有關的相位的輸出信號。簡單的PLL包括可變頻率振蕩器和相位檢測器。該振蕩器生成周期信號，并且該相位檢測器將該信號的相位與參考周期信號的相位相比較，調整該振蕩器以保持相位匹配。保持輸入和輸出相位鎖定步驟也意味著保持輸入和輸出頻率相同。因此，除了同步信號之外，PLL可以追蹤輸入頻率，或者可以生成作為輸入頻率的倍數(或分數)的頻率。

PLL電路可以僅以模擬技術或利用數字部件來實現。通過使用數字部件，可以減少PLL消耗的面積，可以降低鎖定時間，并且可以容易地實現在不同頻率下使用的PLL的可編程性。

參考圖1，現在描述典型的PLL 20。PLL 20接收被饋送到相位差檢測器22的第一輸入的參考頻率信號Fref，相位差檢測器22示意性地是時間到數字轉換器(TDC)相位檢測器。TDC 22的第二輸入接收反饋頻率信號Fdiv。TDC 22確定參考頻率信號Fref與反饋頻率信號Fdiv之間的相位差，并且輸出指示該測量的差異的數字信號Ddif。減法器24接收數字信號Ddif并且從其中減去量化噪聲Qnoise。來自減法器24的輸出通過數字濾波器26被濾波，該數字濾波器26生成控制信號Dcont。

數模轉換器(DAC)電路28將數字控制信號Dcont轉換為模擬控制信號Acont。示意性為電流控制振蕩器(CCO)的振蕩器電路18的控制輸入接收模擬控制信號Acont并且生成輸出時鐘信號Fcco，該輸出時鐘信號Fcco具有取決于模擬控制信號Acont的幅度的頻率。分頻器電路(/N)32將輸出時鐘信號Fcco除以N，以生成反饋頻率信號Fdiv，該反饋頻率信號Fdiv與參考頻率信號Fref相比較以控制環路操作。當Fref匹配Fdiv時，PLL 20被稱為“鎖定”。

Σ-Δ調制器(SDM)34量化頻率控制字FCW，以生成用于分頻器電路32的控制信號S。控制信號S在操作期間對分頻器電路32進行調制，從而使輸出時鐘信號的頻率為參考頻率信號Fref的分數倍。

由減法器36從SDM 34的輸出S中減去頻率控制字FCW，以產生原始誤差信號E，該原始誤差信號E表示由頻率控制字FCW的量化引入的量化噪聲。原始誤差信號E通過累加器38被積累以產生量化噪聲信號Qnoise，如上所述，該量化噪聲信號Qnoise從指示參考信號Fref與反饋信號Fdiv之間的所測量的相位差的數字信號Ddif中被減去。

雖然該實現提供了數字實現的分數N PLL，但是由于TDC 22，該設計的功耗可能不期望地高，并且可能生成分數雜散，導致在生成某些頻率的信號時不期望的性能。

因此，需要進一步開發數字PLL電路。

發明內容

本發明內容被提供以介紹下面在詳細描述中進一步描述的概念的選擇。本發明內容無意標識所要求保護的主題的關鍵或基本特征，也無意用于幫助限制所要求保護的主題的范圍。