[發明專利]能夠消除來自Σ-Δ調制器的量化噪聲的分數N數字PLL

有效

• 申請號: 201710883980.8
• 申請日: 2017-09-26
• 公開（公告）號: CN108667458B
• 公開（公告）日: 2022-06-07
• 發明（設計）人: G·米德哈;K·查特杰
• 申請（專利權）人: 意法半導體國際有限公司
• 主分類號: H03L7/197
• 分類號: H03L7/197;H03L7/099;H03M7/30
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;羅利娜

1.一種鎖相環路(PLL)電路，包括：

相位檢測器，接收參考頻率信號和反饋頻率信號，并且被配置為輸出指示所述參考頻率信號與所述反饋頻率信號之間的相位差的數字信號；

數字環路濾波器，被配置為對所述數字信號進行濾波；

數模轉換器，被配置為將經濾波的數字信號轉換成控制信號；

振蕩器，被配置為基于所述控制信號來生成PLL時鐘信號；

Σ-Δ調制器，被配置為根據頻率控制字來調制分頻器信號；

分頻器，被配置為基于所述分頻器信號來對所述PLL時鐘信號進行分頻，并且基于經分頻的PLL時鐘信號來生成噪聲反饋頻率信號；

噪聲濾波塊，被配置為從所述噪聲反饋頻率信號中移除量化噪聲，從而生成所述反饋頻率信號，其中所述噪聲濾波塊包括：

延遲鏈，被配置為生成所述噪聲反饋頻率信號的多個不同延遲版本，以及

多路復用器，被配置為接收所述噪聲反饋頻率信號的所述多個不同延遲版本作為輸入，并且根據所述量化噪聲來向所述相位檢測器傳遞所述噪聲反饋頻率信號的所述多個不同延遲版本之一作為所述反饋頻率信號；以及

控制電路，所述控制電路被配置為從所述Σ-Δ調制器接收未成形量化誤差，并且基于所述未成形量化誤差來生成用于所述多路復用器的控制信號。

2.根據權利要求1所述的PLL電路，其中所述延遲鏈包括多個串聯連接的緩沖器，每個緩沖器具有恒定延遲。

3.根據權利要求1所述的PLL電路，其中所述延遲鏈和所述多路復用器協作以調整所述噪聲反饋頻率信號的相位，以從所述噪聲反饋頻率信號中移除所述量化噪聲。

4.根據權利要求1所述的PLL電路，其中所述控制電路通過以下來生成所述控制信號：

從較高比特計數向較低比特計數量化所述未成形量化誤差，以產生第一中間信號；

向所述第一中間信號應用噪聲傳遞函數，以產生第二中間信號；以及

對所述第二中間信號進行積分以產生所述控制信號。

5.根據權利要求4所述的PLL電路，其中所述控制電路在所述量化之前將所述未成形量化誤差乘以縮放因子。

6.根據權利要求5所述的PLL電路，還包括縮放因子電路，所述縮放因子電路被配置為計算將所述噪聲反饋頻率信號延遲所述PLL時鐘信號的周期所需要的所述延遲鏈的延遲元件的數目，并且基于所述數目來生成所述縮放因子。

7.根據權利要求6所述的PLL電路，其中所述延遲鏈包括多個串聯連接的緩沖器，其中所述噪聲反饋頻率信號的所述多個不同延遲版本之一在所述多個串聯連接的緩沖器中的每一個緩沖器的輸出處被產生；并且其中所述縮放因子電路包括：

多個觸發器，每個觸發器具有耦合到所述多個串聯連接的緩沖器中的不同緩沖器的輸出的輸入并且通過所述噪聲反饋頻率信號的延遲版本而被鐘控；

二進制編碼器，從所述多個觸發器中的每個觸發器接收輸出，并且被配置為基于來自所述多個觸發器中的每個觸發器的所述輸出來計算將所述噪聲反饋頻率信號延遲所述PLL時鐘信號的周期所需要的所述延遲鏈的延遲元件的數目，并且被配置為基于所述數目除以所述頻率控制字中的位數來生成所述縮放因子。

8.根據權利要求7所述的PLL電路，還包括延遲觸發器，所述延遲觸發器接收所述噪聲反饋頻率信號作為輸入，通過所述PLL時鐘信號被鐘控，并且生成所述噪聲反饋頻率信號的所述延遲版本作為輸出。

9.根據權利要求6所述的PLL電路，其中在所述參考頻率信號的相位和所述反饋頻率信號的相位匹配之后，所述縮放因子電路被激活以計算所述縮放因子一次。

10.根據權利要求6所述的PLL電路，其中在所述參考頻率信號的相位和所述反饋頻率信號的相位匹配之后，所述縮放因子電路操作以連續地重新計算所述縮放因子。