[發(fā)明專利]仲裁電路

有效

• 申請?zhí)枺?/td>: 201710866229.7
• 申請日: 2017-09-22
• 公開（公告）號: CN109547011B
• 公開（公告）日: 2022-11-29
• 發(fā)明（設(shè)計(jì)）人: 張昭勇;林世欽;王維償
• 申請（專利權(quán)）人: 智原科技股份有限公司
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 隆天知識產(chǎn)權(quán)代理有限公司 72003
• 代理人: 李昕巍;章侃銥

1.一種仲裁電路，包括：

一第一或非門，具有一第一輸入端接收一第一請求信號，一第二輸入端連接至一第一節(jié)點(diǎn)，一輸出端連接至一第二節(jié)點(diǎn)；

一第二或非門，具有一第一輸入端接收一第二請求信號，一第二輸入端連接至該第二節(jié)點(diǎn)，一輸出端連接至該第一節(jié)點(diǎn)；

一第一晶體管，具有一源極端連接至該第一節(jié)點(diǎn)，一柵極端連接至該第二節(jié)點(diǎn)，一漏極端產(chǎn)生一第一確認(rèn)信號；

一第二晶體管，具有一源極端連接至一電源電壓，一柵極端連接至該第二節(jié)點(diǎn)，一漏極端連接至該第一晶體管的該漏極端；

一第三晶體管，具有一源極端連接至該第二節(jié)點(diǎn)，一柵極端連接至該第一節(jié)點(diǎn)，一漏極端產(chǎn)生一第二確認(rèn)信號；

一第四晶體管，具有一源極端連接至該電源電壓，一柵極端連接至該第一節(jié)點(diǎn)，一漏極端連接至該第三晶體管的該漏極端；以及

一上拉電路，連接至該第一節(jié)點(diǎn)、該第二節(jié)點(diǎn)、該第一或非門的該第一輸入端以及該第二或非門的該第一輸入端；

其中，當(dāng)該第一請求信號與該第二請求信號同時為一邏輯低電平時，該上拉電路將該第二節(jié)點(diǎn)的電壓上拉至一邏輯高電平，使得該第一確認(rèn)信號時為該邏輯低電平，該邏輯高電平的電壓相同于該電源電壓，該第三晶體管的該源極端以及該第四晶體管的該源極端接收該電源電壓。

2.如權(quán)利要求1所述的仲裁電路，其中該上拉電路包括四個晶體管，串接于該第二節(jié)點(diǎn)與該電源電壓之間，且該四個晶體管的柵極分別連接至該第一節(jié)點(diǎn)、該第二節(jié)點(diǎn)、該第一或非門的該第一輸入端以及該第二或非門的該第一輸入端。

3.如權(quán)利要求2所述的仲裁電路，其中該上拉電路包括：

一第五晶體管，具有一漏極端連接至該第二節(jié)點(diǎn)、一柵極端連接至該第二節(jié)點(diǎn)、一源極端；

一第六晶體管，具有一漏極端連接至該第五晶體管的該源極端，一柵極端連接至該第一節(jié)點(diǎn)，一源極端；

一第七晶體管，具有一漏極端連接至該第六晶體管的該源極端，一柵極端連接至該第二或非門的該第一輸入端，一源極端；以及

一第八晶體管，具有一漏極端連接至該第七晶體管的該源極端，一柵極端連接至該第一或非門的該第一輸入端，一源極端連接至該電源電壓。

4.如權(quán)利要求1所述的仲裁電路，其中該上拉電路包括：

一或門，具有一第一輸入端接收該第一請求信號、一第二輸入端接收該第二請求信號，一輸出端；

三個晶體管，串接于該第二節(jié)點(diǎn)與該電源電壓之間，且該三個晶體管的柵極分別連接至該第一節(jié)點(diǎn)、該第二節(jié)點(diǎn)以及該或門的該輸出端。

5.如權(quán)利要求4所述的仲裁電路，其中該上拉電路包括：

一第九晶體管，具有一漏極端連接至該第二節(jié)點(diǎn)、一柵極端連接至該第二節(jié)點(diǎn)、一源極端；

一第十晶體管，具有一漏極端連接至該第九晶體管的該源極端，一柵極端連接至該第一節(jié)點(diǎn)，一源極端；以及

一第十一晶體管，具有一漏極端連接至該第十晶體管的該源極端，一柵極端連接至該或門的該輸出端，一源極端連接至該電源電壓。