[發(fā)明專利]寫入輔助單元

在審

• 申請?zhí)枺?/td>: 201710859141.2
• 申請日: 2017-09-21
• 公開（公告）號: CN108122575A
• 公開（公告）日: 2018-06-05
• 發(fā)明（設計）人: 陳炎輝;賽爾·普特·辛格
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C11/419
• 分類號: G11C11/419
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責任公司 11287
• 代理人: 路勇

本發(fā)明實施例涉及一種寫入輔助單元，其包括：第一上拉晶體管，其電耦合到電壓陣列和第一節(jié)點；第一通過門晶體管，其電耦合到所述第一節(jié)點；和位線，其電耦合到所述第一通過門晶體管和下拉電壓。所述第一通過門晶體管被配置成選擇性地將所述位線耦合到所述第一節(jié)點。所述下拉電壓被配置成在所述位線被耦合到所述第一節(jié)點時將所述電壓陣列的電壓從第一電壓調(diào)整到第二電壓。

技術(shù)領域

本發(fā)明實施例涉及一種寫入輔助單元。

背景技術(shù)

當前SRAM陣列具有由陣列中的SRAM單元的每一個確定的最小寫入電壓(V_min)。較低V_min在寫入操作期間提供較低功率使用和較佳效率。然而，隨著V_min降低，SRAM單元的寫入能力因SRAM單元中的晶體管的閾值電壓(V_t)無法與V_min的縮減成比例地降低而減低。較低寫入電壓使余裕空間(例如，輸入電壓(VDD)與閾值電壓(V_t)之間的電壓差或緩沖)降低。當前系統(tǒng)利用寫入輔助技術(shù)來提高位單元的寫入能力。

當前寫入輔助技術(shù)包括使用負位線電壓或減低位單元的鎖存部分中的PMOS(p溝道金屬氧化物硅裝置)的強度。然而，負BL遇到BL上的高電阻且快速耗散，使得頂部行上的位單元處的電壓對于調(diào)整通過門的強度是無效的。類似地，減低鎖存器中的PMOS的強度增大存儲器誤差且降低SRAM單元的可靠性。

發(fā)明內(nèi)容

本發(fā)明實施例涉及一種寫入輔助單元，其包含：第一上拉晶體管，其電耦合到電壓陣列和第一節(jié)點；第一通過門晶體管，其電耦合到所述第一節(jié)點；和位線，其電耦合到所述第一通過門晶體管和下拉電壓，其中所述第一通過門晶體管被配置成選擇性地將所述位線耦合到所述第一節(jié)點，且其中所述下拉電壓被配置成在所述位線被耦合到所述第一節(jié)點時將所述電壓陣列的電壓從第一電壓調(diào)整到第二電壓。

本發(fā)明實施例涉及一種存儲器陣列，其包含：電壓陣列；寫入輔助列，其包含：多個寫入輔助單元，所述寫入輔助單元的每一個包含：第一上拉晶體管，其電耦合到所述電壓陣列和第一節(jié)點；和第一通過門晶體管，其電耦合到所述第一節(jié)點；和位線，其電耦合到所述多個寫入輔助單元的每一個的所述第一通過門晶體管和下拉電壓，其中所述第一通過門晶體管的每一個被配置成選擇性地將所述位線耦合到所述第一節(jié)點，且其中所述下拉電壓被配置成在所述位線被耦合到所述第一節(jié)點的一或多個時將所述電壓陣列的電壓從第一電壓調(diào)整到第二電壓；和位單元陣列，其包含各自電耦合到所述電壓陣列的多個位單元。

本發(fā)明實施例涉及一種方法，其包含：將位線設定到第一電壓；通過將所述位線耦合到存儲器陣列而將所述存儲器陣列的陣列電壓從第二電壓下拉到所述第一電壓；和對所述存儲器陣列執(zhí)行寫入操作。

本發(fā)明實施例涉及使用寫入輔助列產(chǎn)生降低的輸入電壓以減低寫入電壓。

附圖說明

在結(jié)合附圖閱讀時，從以下[具體實施方式]最佳理解本公開的方面。應注意，根據(jù)工業(yè)標準實踐，各個裝置不一定按比例繪制。事實上，為清楚論述，可任意地增大或減小各個裝置的尺寸。

圖1說明根據(jù)一些實施例的耦合到電壓陣列的寫入輔助單元的示意圖。

圖2說明根據(jù)一些實施例的耦合到圖1的寫入輔助單元的電壓陣列的時序圖。

圖3說明根據(jù)一些實施例的包含多個寫入輔助單元的存儲器陣列的寫入輔助列的示意圖。

圖4說明根據(jù)一些實施例的圖1的寫入輔助單元的下拉邏輯布置的示意圖。

圖5是說明根據(jù)一些實施例的操作圖3的寫入輔助存儲器陣列的方法的流程圖。

具體實施方式