[發(fā)明專利]一種面積優(yōu)化設(shè)計(jì)的阻抗校正電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201710845950.8
• 申請(qǐng)日: 2017-09-19
• 公開（公告）號(hào): CN107590342B
• 公開（公告）日: 2020-09-08
• 發(fā)明（設(shè)計(jì)）人: 楊煜;趙玉月;沈廣振;胡凱;閆華
• 申請(qǐng)（專利權(quán)）人: 無(wú)錫中微億芯有限公司
• 主分類號(hào): G06F30/30
• 分類號(hào): G06F30/30;G06F30/36;G06F30/392;G06F111/06
• 代理公司: 南京經(jīng)緯專利商標(biāo)代理有限公司 32200
• 代理人: 姜慧勤

本發(fā)明公開了一種面積優(yōu)化設(shè)計(jì)的阻抗校正電路，包括外部精確阻值電阻，內(nèi)部電流鏡、電阻、比較器、加/減計(jì)數(shù)器。通過比較器來(lái)判斷外部電阻和內(nèi)部電阻電壓的高低，進(jìn)而去控制加/減計(jì)數(shù)器的輸出值，從而調(diào)節(jié)內(nèi)部50?或75?電阻。外部電阻和內(nèi)部電阻的電流比由電流鏡控制，該電流鏡的電流比值由加/減計(jì)數(shù)器的輸出控制。本發(fā)明通過電阻矯正來(lái)實(shí)現(xiàn)阻抗匹配，既節(jié)省面積又降低功耗。

技術(shù)領(lǐng)域

本發(fā)明涉及一種面積優(yōu)化設(shè)計(jì)的阻抗校正電路，具體涉及用于輸入/輸出阻抗匹配的阻抗校正電路，屬于集成電路中的高速通信技術(shù)領(lǐng)域。

背景技術(shù)

高速信號(hào)輸入輸出電路要求阻抗匹配來(lái)減少反射，達(dá)到最大傳輸功率，保證通信質(zhì)量。芯片內(nèi)部電阻隨工藝、溫度、電源波動(dòng)可以達(dá)到10％～20％，為了達(dá)到阻抗匹配需要內(nèi)部設(shè)計(jì)電阻矯正電路。

傳統(tǒng)阻抗校正電路如圖1所示：VCC_ext為芯片外部電源、Rext為芯片外部精確50Ω或75Ω的參考電阻、VCC_int為芯片內(nèi)部電源、Rint為芯片內(nèi)部可調(diào)節(jié)電阻、CMP為比較器、加/減計(jì)數(shù)器。一般情況下，VCC_ext＝VCC_int，通過比較Rext與Rint的大小來(lái)調(diào)節(jié)Rint，最終使得Rext＝Rint。由于片內(nèi)性能穩(wěn)定的電阻一般為poly電阻，其方塊阻值為幾百歐姆，要實(shí)現(xiàn)50Ω或75Ω的電阻占用較大的芯片面積，尤其是考慮到極端偏差，Rint修調(diào)范圍比較大，精度越高，N就越大，就越需要更多電阻即更多芯片面積。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是：提供一種面積優(yōu)化設(shè)計(jì)的阻抗校正電路，解決了傳統(tǒng)電路中可修調(diào)電阻Rint消耗大量芯片面積的問題，既節(jié)省了芯片面積又降低了功耗。

本發(fā)明為解決上述技術(shù)問題采用以下技術(shù)方案：

一種面積優(yōu)化設(shè)計(jì)的阻抗校正電路，包括芯片外部的參考電阻，還包括芯片內(nèi)部的放大器、電阻、比較器、加/減計(jì)數(shù)器、第一PMOS管、電流鏡；電流鏡包括第二NMOS管、第三NMOS管、第四NMOS管至第N+四NMOS管、與第四NMOS管至第N+四NMOS管一一對(duì)應(yīng)的第四開關(guān)至第N+四開關(guān)；

所述參考電阻一端接芯片外部電源，另一端接第一PMOS管的源極、放大器負(fù)輸入端；放大器正輸入端接第一基準(zhǔn)電壓，放大器輸出端接第一PMOS管的柵極；第一PMOS管的漏極接?xùn)怕┒探拥牡谌齆MOS管的漏極；第四NMOS管至第N+四NMOS管中，每個(gè)NMOS管的柵極經(jīng)各自對(duì)應(yīng)的開關(guān)與該NMOS管的漏極短接后接第一PMOS管的漏極，每個(gè)NMOS管的源極接地；第三NMOS管的源極接地，第三NMOS管的柵極接第二NMOS管的柵極；第二NMOS管的源極接地，漏極經(jīng)電阻接芯片內(nèi)部電源；第二NMOS管的漏極還接比較器負(fù)輸入端，比較器正輸入端接第二基準(zhǔn)電壓，比較器輸出端接加/減計(jì)數(shù)器輸入端；加/減計(jì)數(shù)器的輸出控制第四開關(guān)至第N+四開關(guān)的導(dǎo)通與關(guān)斷，同時(shí)，加/減計(jì)數(shù)器的輸出調(diào)節(jié)I/O電路中需要校正的電阻。

作為本發(fā)明的一種優(yōu)選方案，所述I/O電路包括需要校正的電阻，需要校正的電阻包括第一電阻、第二電阻至第N+2電阻、與第二電阻至第N+2電阻一一對(duì)應(yīng)的第N+12開關(guān)至第2N+12開關(guān)；第二電阻至第N+2電阻中，每個(gè)電阻和與該電阻一一對(duì)應(yīng)的開關(guān)串聯(lián)后，并聯(lián)在第一電阻的兩端；由加/減計(jì)數(shù)器的輸出控制第N+12開關(guān)至第2N+12開關(guān)的導(dǎo)通與關(guān)斷。

作為本發(fā)明的一種優(yōu)選方案，所述參考電阻(Rext)的阻值由如下公式推導(dǎo)：

其中，VCC_int代表芯片內(nèi)部電源，VCC_ext代表芯片外部電源，Vref1代表第一基準(zhǔn)電壓，Vref2代表第二基準(zhǔn)電壓，Rint代表需要校正的電阻，M為正整數(shù)。

作為本發(fā)明的一種優(yōu)選方案，所述第四NMOS管至第N+四NMOS管的尺寸依次為2⁰*W/L～2^N*W/L，其中，W代表溝道寬度，L代表溝道長(zhǎng)度。