[發明專利]一種面積優化設計的阻抗校正電路

有效

• 申請號: 201710845950.8
• 申請日: 2017-09-19
• 公開（公告）號: CN107590342B
• 公開（公告）日: 2020-09-08
• 發明（設計）人: 楊煜;趙玉月;沈廣振;胡凱;閆華
• 申請（專利權）人: 無錫中微億芯有限公司
• 主分類號: G06F30/30
• 分類號: G06F30/30;G06F30/36;G06F30/392;G06F111/06
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 姜慧勤

1.一種面積優化設計的阻抗校正電路，其特征在于，包括芯片外部的參考電阻(Rext)，還包括芯片內部的放大器(AMP)、電阻(R)、比較器(CMP)、加/減計數器(ASC)、第一PMOS管(M22)、電流鏡；電流鏡包括第二NMOS管(M11)、第三NMOS管(M00)、第四NMOS管(M0)至第N+四NMOS管(MN)、與第四NMOS管(M0)至第N+四NMOS管(MN)一一對應的第四開關至第N+四開關；

所述參考電阻(Rext)一端接芯片外部電源(VCC_ext)，另一端接第一PMOS管(M22)的源極、放大器(AMP)負輸入端；放大器(AMP)正輸入端接第一基準電壓(Vref1)，放大器(AMP)輸出端接第一PMOS管(M22)的柵極；第一PMOS管(M22)的漏極接柵漏短接的第三NMOS管(M00)的漏極；第四NMOS管(M0)至第N+四NMOS管(MN)中，每個NMOS管的柵極經各自對應的開關與該NMOS管的漏極短接后接第一PMOS管(M22)的漏極，每個NMOS管的源極接地；第三NMOS管(M00)的源極接地，第三NMOS管(M00)的柵極接第二NMOS管(M11)的柵極；第二NMOS管(M11)的源極接地，漏極經電阻(R)接芯片內部電源(VCC_int)；第二NMOS管(M11)的漏極還接比較器(CMP)負輸入端，比較器(CMP)正輸入端接第二基準電壓(Vref2)，比較器(CMP)輸出端接加/減計數器(ASC)輸入端；加/減計數器(ASC)的輸出控制第四開關至第N+四開關的導通與關斷，同時，加/減計數器(ASC)的輸出調節I/O電路中需要校正的電阻(Rint)；

所述I/O電路包括需要校正的電阻(Rint)，需要校正的電阻(Rint)包括第一電阻、第二電阻至第N+2電阻、與第二電阻至第N+2電阻一一對應的第N+12開關至第2N+12開關；第二電阻至第N+2電阻中，每個電阻和與該電阻一一對應的開關串聯后，并聯在第一電阻的兩端；由加/減計數器(ASC)的輸出控制第N+12開關至第2N+12開關的導通與關斷。

2.根據權利要求1所述面積優化設計的阻抗校正電路，其特征在于，所述參考電阻(Rext)的阻值由如下公式推導：

其中，VCC_int代表芯片內部電源，VCC_ext代表芯片外部電源，Vref1代表第一基準電壓，Vref2代表第二基準電壓，Rint代表需要校正的電阻，Rext代表芯片外部的參考電阻，M為正整數。

3.根據權利要求1所述面積優化設計的阻抗校正電路，其特征在于，所述第四NMOS管(M0)至第N+四NMOS管(MN)的尺寸依次為2⁰*W/L～2^N*W/L，其中，W代表溝道寬度，L代表溝道長度。

4.根據權利要求1所述面積優化設計的阻抗校正電路，其特征在于，所述第二NMOS管(M11)的尺寸為M*W/L，其中，W代表溝道寬度，L代表溝道長度，M為正整數。