[發明專利]使用半雙向圖案化形成半導體器件的方法

有效

• 申請號: 201710840745.2
• 申請日: 2017-09-18
• 公開（公告）號: CN108074799B
• 公開（公告）日: 2021-12-07
• 發明（設計）人: 荻野敦史
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/033
• 分類號: H01L21/033;H01L21/311
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

本發明涉及一種使用半雙向圖案化形成半導體器件的方法。提供了使用半雙向圖案化制造集成電路器件的器件和方法。一種方法例如包括：獲得具有電介質層、第一硬掩模層、第二硬掩模層、第三硬掩模層和光刻疊層的中間半導體器件；圖案化第一組線；在第一組線之間圖案化第二組線；蝕刻以限定第一和第二組線的組合；沉積第二光刻疊層；沿垂直于第一和第二組線的方向圖案化第三組線；蝕刻以限定第三組線，留下OPL；在OPL上沉積間隔物；蝕刻間隔物，留下垂直間隔物的組；以及使用第三硬掩模層和垂直間隔物的組作為掩模蝕刻第二硬掩模層。

技術領域

本發明涉及制造半導體器件的方法，更具體地，涉及使用具有臨界間隔控制的半雙向圖案化的方法。

背景技術

對于節點(尤其是在7nm節點)的64納米(nm)及以下的間距，節點的自對準雙重圖案化(SADP)存在挑戰。例如，由于連接能力，功率軌道(rail)變為挑戰，例如，金屬1、2和3區域對于金屬取向需要更多的方向性，最終像“訂書釘(staple)”而不是傳統的“軌道”。有限的圖案變化不允許適當的節點的間隔和圖案化來控制端部結構。

因此，可能需要開發使用半雙向圖案化制造節點的方法。

發明內容

通過在一方面提供一種方法來克服現有技術的缺點并且提供其它優點，此方法例如包括：獲得具有電介質層、第一硬掩模層、第二硬掩模層、第三硬掩模層和光刻疊層的中間半導體器件；沿第一方向圖案化第一組線；在所述第一組線之間沿所述第一方向圖案化第二組線；蝕刻所述光刻疊層以限定所述第三硬掩模層中的所述第一和第二組線的組合；在所述第二硬掩模層和所述第三硬掩模層上沉積第二光刻疊層；沿垂直于所述第一和第二組線的第二方向圖案化第三組線；蝕刻限定所述第三硬掩模層中的所述第三組線的所述第二光刻疊層，在所述第三組線未被蝕刻的所述第三硬掩模層上方留下光學平坦化層(OPL)；在所述OPL和所述第三組線中的所述第二硬掩模層之上沉積間隔物；蝕刻所述間隔物，留下襯在所述第三組線上的垂直間隔物的組；去除所述OPL；以及使用所述第三硬掩模層和所述垂直間隔物的組作為掩模蝕刻所述第二硬掩模層。

在另一方面，提供一種中間半導體器件，其例如包括：電介質層；第一硬掩模層；氮化物線的組，所述氮化物線為沿第一方向上且周期性設置并為約15nm到約35nm寬；以及連接氮化物線的組，所述連接氮化物線為沿第二方向并為約10nm到約30nm寬，其中所述組的連接氮化物線的寬度小于所述組的氮化物線的寬度。

附圖說明

本發明的一個或多個方面作為說明書結尾處的權利要求中的示例而被特別指出并且明確地要求保護。當結合附圖閱讀以下詳細描述時，本發明的前述及其它目的、特征和優點是顯而易見的，其中：

圖1示出了根據本發明的一個或多個方面的用于形成中間半導體互連結構的方法的一個實施例；

圖2A示出了根據本發明的一個或多個方面的具有電介質層、第一硬掩模層、第二硬掩模層、第三硬掩模層以及具有圖案化的第一組線的光刻疊層的中間半導體互連結構的一個實施例的俯視圖；

圖2B示出了根據本發明的一個或多個方面的圖2A的結構的橫截面立體等距三維圖；

圖3A示出了根據本發明的一個或多個方面的在圖案化第二組線之后的圖2A的結構；

圖3B示出了根據本發明的一個或多個方面的圖3A的結構的橫截面立體等距三維圖；

圖4A示出了根據本發明的一個或多個方面的在蝕刻光刻疊層以限定第三硬掩模層中的第一和第二組線的組合之后的圖3A的結構；

圖4B示出了根據本發明的一個或多個方面的圖4A的結構的橫截面立體等距三維圖；

圖5A示出了根據本發明的一個或多個方面的在沉積第二光刻疊層并圖案化第三組線之后的圖4A的結構；

圖5B示出了根據本發明的一個或多個方面的圖5A的結構的橫截面立體等距三維圖；