[發明專利]一種半導體裝置及其制備方法

有效

• 申請號: 201710831396.8
• 申請日: 2017-09-15
• 公開（公告）號: CN107658317B
• 公開（公告）日: 2019-01-01
• 發明（設計）人: 朱繼鋒;呂震宇;陳俊;胡禺石;陶謙;楊士寧;楊偉毅
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11578
• 分類號: H01L27/11578;H01L27/1157;H01L27/11551;H01L27/11524
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 劉廣達

一種半導體裝置及其制備方法，所述半導體裝置由下到上依次包括：硅襯底；形成在所述硅襯底上方的一個或多個NAND串；形成在所述NAND串上方的一個或多個外圍器件；形成在所述一個或多個外圍器件上方的單晶硅層，和形成在所述一個或多個外圍器件和一個或多個NAND串之間的一個或多個第一互聯層。外圍器件和陣列器件通過粘結界面結合。本發明通過將陣列器件和外圍器件的制作分開，能夠避免兩個器件制造時互相影響對方的制作過程，因此解決了現有技術中后面的層的制作受前面的層制作后溫度限制的問題，從而獲得了良好的外圍器件性能。另外由于外圍器件疊加在陣列器件之上，實現了高器件密度。

技術領域

本發明涉及一種半導體裝置及其制備方法，尤其涉及一種形成3D NAND閃存的半導體裝置及其制備方法。

背景技術

隨著對高度集成電子裝置的持續重視，對以更高的速度和更低的功率運行并具有增大的器件密度的半導體存儲器器件存在持續的需求。為達到這一目的，已經發展了具有更小尺寸的器件和具有以水平和垂直陣列布置的晶體管單元的多層器件。3D NAND是業界所研發的一種新興的閃存類型，通過把內存顆粒堆疊在一起來解決2D或者平面NAND閃存帶來的限制。

平面結構的NAND閃存已接近其實際擴展極限，給半導體存儲器行業帶來嚴峻挑戰。新的3D NAND技術，垂直堆疊了多層數據存儲單元，具備卓越的精度。基于該技術，可打造出存儲容量比同類NAND技術高達數倍的存儲設備。該技術可支持在更小的空間內容納更高存儲容量，進而帶來很大的成本節約、能耗降低，以及大幅的性能提升以全面滿足眾多消費類移動設備和要求最嚴苛的企業部署的需求。

在一種方法中，平面存儲器單元(例如NAND存儲器單元)形成在常規的水平陣列中。然后多個水平陣列在垂直方向上堆疊。由于在實現最小特征尺寸中對于每個層都需要臨界光刻步驟，因此與此方法相關的局限性包括所得到的器件中可靠性低以及很難通過光刻實現16nm制造，從而很難進一步提高存儲容量。此外，在這種構造中，用來驅動控制柵極的驅動晶體管的尺寸是層數的函數；因此，驅動晶體管的規模為層數的倍數。這會導致集成化的問題和散熱方面的問題。在另一種方法中，已經發展了具有垂直取向的溝道的多層存儲器。在一個構造中，多個柵極層形成在襯底上，垂直溝道穿過該多個柵極層。在每個垂直溝道中，下柵極層構造為用作下選擇柵極(lower select gate)，多個中間柵極層構造為用作控制柵極，上柵極層構造為用作上選擇柵極(upper select gate)。連接在第一水平方向上彼此相鄰的上選擇柵極以用作器件的行選擇線。連接在第二水平方向上彼此相鄰的垂直溝道以用作器件的位線(bit line)。其他嘗試垂直取向溝道的方法已經取得的成果有限。然而，難以在此方法下實現浮置柵極。此外，其他的方法已經嘗試了采用多晶硅垂直溝道區域的垂直取向溝道的方法。這會導致在所得到的器件中電阻增大，從而降低器件速度并增大器件功率消耗。其他嘗試垂直取向溝道的方法已經采用了CVD形成的隧穿氧化物形成ONO電荷俘獲層的隧穿氧化層。以此方式形成的隧穿氧化物會隨時間迅速退化，導致器件的可靠性低和耐久性差。

目前，關于3D NAND閃存技術，在國內外已有廣泛的專利申請。例如中國發明專利申請公開號CN101483194A，公開一種垂直型非易失性存儲器器件及其制造方法。在該半導體器件及其制造方法中,器件包括沿水平方向延伸的單晶半導體材料的襯底以及在該襯底上的多個層間電介質層。多個柵極圖案被提供,每個柵極圖案在相鄰下層間電介質層與相鄰上層間電介質層之間。單晶半導體材料的垂直溝道沿垂直方向延伸穿過多個層間電介質層和柵極圖案,柵極絕緣層在每個柵極圖案與垂直溝道之間并使柵極圖案與垂直溝道絕緣。如附圖1所示，為該垂直溝道存儲器器件的剖面圖。該垂直溝道存儲器器件由下到上依次形成Si襯底層300、外圍電路區域302、以及陣列器件層。

然而上述專利技術的缺點是，上述垂直溝道存儲器器件由于只在一個Si襯底層上順序制作，導致后面的層在制作時溫度必需有所限制，否則會因為溫度過高而導致前面制作好的層產生離子擴散，從而影響產品性能。也就是說各個層之間制造的要求會互相之間有所限制。