[發明專利]一種通過提高ONO電容改善閃存單元耦合率的方法

在審

• 申請號: 201710796726.4
• 申請日: 2017-09-06
• 公開（公告）號: CN107546227A
• 公開（公告）日: 2018-01-05
• 發明（設計）人: 田志;鐘林建
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L21/336;H01L29/788
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 智云

技術領域

本發明涉及半導體集成電路制造領域，且特別涉及一種通過提高ONO電容改善閃存單元耦合率的方法。

背景技術

閃存由于其具有高密度，低價格，和電可編程，擦除的優點已被廣泛作為非易失性記憶體應用的最優選擇。目前閃存單元主要是在65納米技術節點進行，隨著對大容量閃存的要求，利用現有技術節點，每片硅片上的芯片數量將會減少。同時新的技術節點的日益成熟，也督促閃存單元用高節點的技術進行生產。意味著需要將閃存單元的尺寸進行縮減，降低的閃存單元的有源區寬度和溝道的長度，都會使閃存單元的性能受到影響。

圖1所示為N溝道閃存單元結構示意圖。圖2所示為N溝道閃存單元沿AA’切面示意圖。寬度方向的有源區降低將會使電流降低，擦除的電流降低，容易出現擦除失效。對于閃存單元，常用的擦除方式是利用浮柵極和襯底之間的電壓誘導的富勒-諾德罕隧穿(Fowler-Nordheim)來實現。

公式1：

耦合率(CR)＝C_ono/(C_ono+C_tox)

＝2H*L+W*L)/EOT_ono/((2H*L+W*L)/EOT_ono)+W*L/EOT_tox)

＝(2H+W_eff)/EOT_ono/((2H+W_eff)/EOT_ono+W’_eff*L/EOT_tox)

C_ono對應的閃存寬度W_eff＝W+2*W’，C_tox電容對應的寬度W’_eff＝W+2W’，其中的W’_eff由于是通過耦合到有源區的電容進行折算，比實際物理尺寸要小。

而浮柵極上的有效電壓是通過控制柵極耦合的，從公式1中可以看出，對于確定厚度的氧化硅和氧化硅/氮化硅/氧化硅，耦合率僅與控制柵極對于浮柵極的包圍高度以及閃存單元的寬度有關，降低的寬度將會使耦合率降低。而且隨著寬度(W)的降低，邊緣寬度(W’)所占的比例越高，對于尺寸縮減的寬度，導致有效的寬度W_eff中邊緣寬度的比例會逐漸上升，對于浮柵極與襯底的電容Ctox的貢獻大。所以隨著有源區寬度的縮減，對應的擦除效率會下降，導致閃存單元的的擦除失效，影響整個閃存的工作。

發明內容

為了解決閃存單元尺寸持續縮減所帶來的耦合率降低，導致閃存單元的擦除效率降低的問題，本發明提出一種通過提高ONO電容改善閃存單元耦合率的方法，通過改善ONO與浮柵極更多地包圍，增大ONO的電容，提高耦合率。

為了達到上述目的，本發明提出一種通過提高ONO電容改善閃存單元耦合率的方法，包括下列步驟：

將閃存單元流片至形成浮柵極工藝之前的步驟；

在上述結構上淀積浮柵極多晶硅層并進行化學機械研磨處理；

對存儲單元區部分進行濕法刻蝕，露出浮柵極的頂角；

對存儲單元區部分進行干法刻蝕，去除浮柵極頂角的尖角，使其形成圓滑結構；

進行閃存單元后續工藝處理流程。

進一步的，該方法還包括：通過各向同性的濕法進行刻蝕，使ONO包圍區域的介質層厚度降低，從而使ONO區域的電容增加。

進一步的，所述ONO介質層包括：氧化硅-氮化硅-氧化硅層。

進一步的，所述對存儲單元區部分進行濕法刻蝕的深度為設定第一深度H1。

進一步的，所述對存儲單元區部分進行干法刻蝕的深度為設定第二深度H2。

進一步的，該方法還包括在浮柵極頂角圓滑結構形成之后對存儲單元區部分進行濕法刻蝕，其刻蝕深度為H3＝H-H1-H2，其中H代表為閃存單元淺溝槽隔離的深度。

本發明提出的通過提高ONO電容改善閃存單元耦合率的方法，通過濕法的刻蝕，使浮柵極的角露出，通過干法使浮柵頂角圓滑，從而降低此處電場。后續通過各向同性的濕法進行刻蝕，使ONO包圍區域的介質層厚度降低，從而使ONO區域的電容增加。增加的電容使相應的耦合率增加，從而可以提高擦除速度，增加擦除電流使整體的擦除時間降低，提高良率。這種結構對于持續縮減的閃存單元所帶來的擦除可以改善，從而使閃存單元的擦除效率增加。

附圖說明

圖1所示為N溝道閃存單元結構示意圖。