[發明專利]隔離結構的制作方法

有效

• 申請號: 201710785058.5
• 申請日: 2017-09-04
• 公開（公告）號: CN109427647B
• 公開（公告）日: 2021-04-20
• 發明（設計）人: 蘇郁珊;吳家偉
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L21/324
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種隔離結構的制作方法，包括下列步驟。首先，提供一半導體基底。在半導體基底中形成一溝槽。進行第一成膜制作工藝，用以于半導體基底上以及溝槽中共形地形成第一介電層。進行退火制作工藝，用以使第一介電層被密實化而成為第二介電層。第二介電層的厚度小于第一介電層的厚度。在退火制作工藝之后，進行第二成膜制作工藝，用以于第二介電層上以及溝槽中形成第三介電層。第三介電層與第二介電層將溝槽填滿。

技術領域

本發明涉及一種隔離結構的制作方法，尤其是涉及一種于溝槽中形成隔離結構的制作方法。

背景技術

半導體集成電路的技術隨著時間不斷地進步成長，每個新世代制作工藝下的產品都較前一個世代具有更小且更復雜的電路設計。在各芯片區域上的功能元件因產品革新需求而必須使其數量與密度不斷地提升，當然也就使得各元件幾何尺寸需越來越小。此外，在集成電路中設置有隔離結構來改善相鄰元件之間的電性干擾狀況，而此些隔離結構的幾何尺寸也因為集成電路的集成度(integrity)不斷地提升而須隨之縮小，使得制作隔離結構的困難度增加并衍生許多制作工藝問題而影響到產品的生產良率與操作表現。

發明內容

本發明提供了一種隔離結構的制作方法，利用退火制作工藝來密實化(densify)形成于溝槽中的第一介電層，由此改善后續將溝槽填滿后發生空隙(void)的問題，進而達到改善生產良率與隔離結構品質的效果。

本發明的一實施例提供一種隔離結構的制作方法，包括下列步驟。首先，提供一半導體基底。在半導體基底中形成一溝槽。接著，進行一第一成膜制作工藝，用以于半導體基底上以及溝槽中共形地形成一第一介電層。然后，進行一退火制作工藝，用以使第一介電層被密實化而成為一第二介電層。第二介電層的厚度小于第一介電層的厚度。在退火制作工藝之后，進行一第二成膜制作工藝，用以于第二介電層上以及溝槽中形成一第三介電層。第三介電層與第二介電層將溝槽填滿。

附圖說明

圖1至圖5為本發明一實施例的隔離結構的制作方法示意圖，其中

圖2為圖1之后的狀況示意圖；

圖3為圖2之后的狀況示意圖；

圖4為圖3之后的狀況示意圖；

圖5為圖4之后的狀況示意圖。

主要元件符號說明

10 半導體基底

20 襯層

30 第一介電層

40 第二介電層

50 第三介電層

91 第一成膜制作工藝

92 退火制作工藝

93 第二成膜制作工藝

100 隔離結構

D1 第一方向

D2 第二方向

SW 側壁

T20 第一厚度

T31 第二厚度

T32 第三厚度

T41 第四厚度

T42 第五厚度

T50 第六厚度

TR 溝槽

具體實施方式