[發明專利]集成電路封裝

在審

• 申請號: 201710784697.X
• 申請日: 2017-09-04
• 公開（公告）號: CN109309080A
• 公開（公告）日: 2019-02-05
• 發明（設計）人: 陳潔;陳憲偉
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/552
• 分類號: H01L23/552;H01L23/498
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 顧伯興

提供一種集成電路封裝，所述集成電路封裝包括至少一個集成電路組件、至少一個電磁干擾屏蔽層及絕緣包封體。所述至少一個集成電路組件包括有源表面、連接到所述有源表面的多個側壁、以及從所述有源表面突出的多個導電柱。所述至少一個電磁干擾屏蔽層覆蓋所述至少一個集成電路組件的所述側壁，且所述至少一個電磁干擾屏蔽層為電接地。所述絕緣包封體包封所述至少一個集成電路組件及所述至少一個電磁干擾屏蔽層，且所述至少一個集成電路組件的所述導電柱能夠被所述絕緣包封體暴露出。還提供制作集成電路封裝的方法。

技術領域

本發明的實施例涉及一種集成電路封裝。

背景技術

由于各種電子組件(即，晶體管、二極管、電阻器、電容器等)的集成密度的持續提高，半導體行業已經歷快速增長。在很大程度上，集成密度的此種提高來自于最小特征大小(minimum feature size)的持續減小，此使得更多較小的組件能夠集成到給定區域中。這些較小的電子組件也需要與先前的封裝相比利用較小區域的較小的封裝。半導體組件的一些較小類型的封裝包括方形扁平封裝(quad flat package，QFP)、引腳柵陣列(pin gridarray，PGA)封裝、球柵陣列(ball grid array，BGA)封裝等等。

當前，集成扇出型封裝(integrated fan-out package)因其緊湊性而正變得日漸流行。在當前制作的集成扇出型封裝中，可使用共形地形成在封裝的外表上的電磁干擾(electromagnetic interference，EMI)屏蔽層來屏蔽來自環境的電磁干擾。

發明內容

根據本發明的一些實施例，提供一種集成電路封裝，所述集成電路封裝包括至少一個集成電路組件、至少一個電磁干擾屏蔽層及絕緣包封體。所述至少一個集成電路組件包括有源表面、連接到所述有源表面的多個側壁、以及從所述有源表面突出的多個導電柱。所述至少一個電磁干擾屏蔽層覆蓋所述至少一個集成電路組件的所述側壁，且所述至少一個電磁干擾屏蔽層為電接地。所述絕緣包封體包封所述至少一個集成電路組件及所述至少一個電磁干擾屏蔽層，且所述至少一個集成電路組件的所述導電柱能夠被所述絕緣包封體暴露出。

根據本發明的替代性實施例，提供一種制作集成電路封裝的方法。所述方法包括：提供晶片，所述晶片包括形成在所述晶片上的多個導電柱；在所述晶片上形成保護材料層以覆蓋所述導電柱；執行晶片切割工藝，以形成多個半導體管芯，其中所述半導體管芯中的每一者包括所述導電柱的部分及覆蓋所述導電柱的所述部分的保護頂蓋；形成電磁干擾屏蔽層以覆蓋所述半導體管芯中的至少一個半導體管芯的側壁；以及使用絕緣材料在側向上包封所述半導體管芯中的所述至少一個半導體管芯及所述電磁干擾屏蔽層。

根據本發明的又一些替代性實施例，提供一種制作集成電路封裝的方法。所述方法包括：提供晶片，所述晶片包括形成在所述晶片上的多個第一導電柱；在所述晶片上形成第一保護材料層以覆蓋所述第一導電柱；執行晶片切割工藝，以形成多個第一半導體管芯，其中所述第一半導體管芯中的每一者包括所述第一導電柱的部分及覆蓋所述第一導電柱的所述部分的第一保護頂蓋；形成電磁干擾屏蔽層以覆蓋所述第一半導體管芯中的至少一個第一半導體管芯的側壁；在載體上提供第二半導體管芯及所述第一半導體管芯中的所述至少一個第一半導體管芯，其中所述第二半導體管芯包括多個第二導電柱及覆蓋所述第二導電柱的第二保護頂蓋；以及使用絕緣材料在側向上包封所述電磁干擾屏蔽層、所述第一半導體管芯中的所述至少一個第一半導體管芯及所述第二半導體管芯。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1至圖5示意性地說明制作根據本發明一些實施例的半導體管芯的工藝流程。

圖6至圖13示意性地說明制作根據本發明一些實施例的集成扇出型封裝的工藝流程。