[發明專利]用于高密度SRAM的讀取和寫入方案

在審

• 申請號: 201710784440.4
• 申請日: 2017-09-04
• 公開（公告）號: CN109119111A
• 公開（公告）日: 2019-01-01
• 發明（設計）人: V·布林格維加拉加萬;S·納瓊德加達
• 申請（專利權）人: 格芯公司
• 主分類號: G11C11/419
• 分類號: G11C11/419
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 李崢;于靜

本發明涉及用于高密度SRAM的讀取和寫入方案。本公開涉及一種結構，包括雙寫入位切換器件，該雙寫入位切換器件包括位于存儲器單元陣列的不同位置處的多個位切換器件，并且該雙寫入位切換器件被配置為能夠在存儲器單元陣列的每位線的特定數量的單元處進行寫入操作。

技術領域

本公開涉及用于高密度靜態隨機存取存儲器(SRAM)的讀取和寫入方案，更具體地，涉及用以改善陣列寫入和讀取周期時間的用于高密度SRAM的讀取和寫入方案。

背景技術

存儲器芯片包括通過位線和字線互連的存儲器單元的陣列。字線和位線用于將二進制值讀取和寫入到每個存儲器單元。每個存儲器單元表示信息位。由于每個存儲器單元表示信息位并且可以連接到其它電路，所以期望全部存儲器單元的電氣和操作特性是一致的。

存儲器單元的操作和電氣特性根據存儲器單元在存儲器陣列的布局內的位置而變化。例如，沿著存儲器陣列的邊緣的存儲器單元可以具有與位于存儲器陣列的內部區域中的存儲器單元不同的電氣和操作特性。因此，存儲器陣列在整個存儲器芯片中可能不具有一致的電氣和操作特性。

在高密度技術(例如，7納米技術或更低技術)中，靜態隨機存取存儲器(SRAM)的每個金屬層是非常電阻性的。此外，在SRAM中，位線(BL)被路由到用于讀取和寫入操作的M0金屬層(即，SRAM中的最低金屬層)。因此，位線(BL)的RC時間常數(即，作為RC電路電阻和RC電路電容的乘積的RC電路的時間常數)限制SRAM中的存儲器體的每位線的單元(CPBL)的最大數。此外，在執行幾次讀取和寫入操作之后，RC時間常數劣化讀取和寫入周期時間。

發明內容

在本公開的一個方面中，一種包括雙寫入位切換器件的結構，所述雙寫入位切換器件包括在存儲器單元陣列的不同位置處的多個位切換器件，并且被配置為能夠在存儲器單元陣列的每位線的特定數量的單元處進行寫入操作。

在本公開的另一方面中，一種包括雙寫入位切換器件的結構，所述雙寫入位切換器件包括位于對于存儲器單元陣列的不同位置處的第一位切換器件和第二位切換器件，所述雙位切換器件為被配置為在靜態隨機存取存儲器(SRAM)中能夠在存儲器單元陣列的每位線的特定數量的單元處進行寫入操作。

在本公開的另一方面中，一種方法包括建立用于雙寫入位切換器件的至少一個寫入操作，并且在建立用于雙寫入位切換器件的至少一個寫入操作之后，在存儲器單元陣列的每位線的特定數量的單元處執行至少一個寫入操作。

附圖說明

在下面的詳細描述中通過本公開的示例性實施例的非限制性示例參考所述多個附圖來描述本公開。

圖1示出了根據本公開的方面的具有雙寫入位切換(DWBS)結構的寫入方案。

圖2示出了根據本公開的方面的DWBS結構的圖。

圖3示出了根據本公開的方面的使用DWBS結構的寫入操作的流程圖。

具體實施方式

本公開涉及用于高密度靜態隨機存取存儲器(SRAM)的讀取和寫入方案，更具體地，涉及用以改善陣列寫入和讀取周期時間的用于高密度SRAM的讀取和寫入方案。本公開涉及提供雙寫入位切換(DWBS)方案，其將能夠以每位線的更高數量的單元(CPBL)進行寫入操作。此外，DWBS方案改善了存儲器密度并且還可以改善良品率。例如，通過提供比常規SRAM更低的電壓操作來改善良品率。本公開的DWBS方案還將實現更快的陣列讀取和寫入周期時間。此外，盡管本公開涉及SRAM，但是本領域普通技術人員將理解，實施例不限于這種存儲器，并且可以應用于其它存儲器類型(例如，DRAM)。