[發明專利]一種多芯片疊層封裝結構及其制作方法

在審

• 申請號: 201710781927.7
• 申請日: 2017-09-02
• 公開（公告）號: CN107579009A
• 公開（公告）日: 2018-01-12
• 發明（設計）人: 常乾;高娜燕
• 申請（專利權）人: 中國電子科技集團公司第五十八研究所
• 主分類號: H01L21/56
• 分類號: H01L21/56;H01L23/31;H01L23/528;H01L25/065
• 代理公司: 總裝工程兵科研一所專利服務中心32002
• 代理人: 楊立秋

技術領域

本發明屬于集成電路封裝技術領域，具體涉及一種多芯片疊層封裝結構及其制作方法。

背景技術

隨著半導體集成電路的快速發展，集成電路的功能要求越來越多，多芯片互聯提高集成度的需求愈發凸顯，同時為了滿足小型化、輕量化的需要，三維疊層封裝順應了上述需求快速發展起來。

三維疊層封裝可以提高封裝密度，減小芯片之間的互聯長度，是提高集成電路運行性能，另外可以通過多芯片的組合實現功能多樣化。目前三維疊層封裝為了完成垂直方向的互聯，一般是利用硅通孔（TSV）實現三維的垂直互聯，堆疊密度最大，外形尺寸最小，但是工藝成本相對較高。另外，如何在三維結構中完成引線鍵合芯片和倒裝焊芯片的垂直堆疊并沒有很好的解決方法。

發明內容

為了解決上述技術問題，本發明提供了一種多芯片疊層封裝結構及其制作方法。

為了達到上述目的，本發明的技術方案如下：

本發明提供一種多芯片疊層封裝結構，包括由下至上依次堆疊的至少二個雙芯片疊層封裝體，雙芯片疊層封裝體包括引線鍵合芯片、倒裝焊芯片、鈍化層、再布線層、鍵合絲和垂直陣列引線，倒裝焊芯片粘接于引線鍵合芯片上且二者注塑集成在一起形成塑封體，塑封體的上表面和下表面上還設有鈍化層，再布線層設置于塑封體和鈍化層之間且通過鍵合絲和垂直陣列引線實現引線鍵合芯片和倒裝焊芯片的電互連。

優選的，鈍化層包括第一鈍化層和第二鈍化層，第一鈍化層設置于塑封體的下表面，第二鈍化層設置于塑封體的上表面；再布線層包括第一再布線層和第二再布線層，第一再布線層設置于塑封體的下表面和第一鈍化層之間，第二再布線層設置于塑封體的上表面和第二鈍化層之間，鍵合絲電連接于引線鍵合芯片和第一再布線層之間，垂直陣列引線電連接于第一再布線層和第二再布線層之間。

優選的，第一再布線層、第二再布線層上還設有焊盤，位于第二再布線層上的焊盤上還設有陣列凸點。

優選的，焊盤為圓形或方形，陣列凸點為柱形或球形。

優選的，引線鍵合芯片的尺寸大于倒裝焊芯片的尺寸。

優選的，引線鍵合芯片和倒裝焊芯片通過絕緣膠粘接在一起。

本發明還提供一種多芯片疊層封裝結構的制作方法，包括以下步驟：

S1、選取第一載體圓片，在第一載體圓片的上表面制作或貼裝一層臨時鍵合模；

S2、制作鈍化層和再布線層；

S3、將引線鍵合芯片的背面貼裝在鈍化層上，然后用絕緣膠將倒裝焊芯片的背面貼裝在引線鍵合芯片的正面；

S4、用鍵合絲進行引線鍵合芯片的鍵合，然后在再布線層上陣列位置進行垂直打線形成垂直陣列引線，引線高度高于倒裝焊芯片的最高水平高度；

S5、采用注塑工藝將引線鍵合芯片、倒裝焊芯片和所有引線固定形成塑封體；

S6、將塑封體外多余焊球和垂直陣列引線打磨平整，并在塑封體的上表面制作再布線層和鈍化層，完成兩芯片的電互連，然后再通過電鍍工藝制作陣列式焊盤，最后形成雙芯片疊層封裝體；

S7、采用倒裝焊工藝，將多個獨立的雙芯片疊層封裝體由下至上依次堆疊在一起，完成多芯片疊層封裝結構。

優選的，步驟S4中的垂直陣列引線材料為銅線。

優選的，步驟S2中采用晶圓級再布線制作工藝，步驟S5中的注塑工藝為粉末注塑的方式。

優選的，步驟S6中制作陣列式焊盤之后采用晶圓級植球技術或電鍍技術在位于塑封體上表面的焊盤上制作球形或柱形陣列凸點，形成完整的雙芯片疊層封裝體；接著采用解鍵合方法將雙芯片疊層封裝體和臨時鍵合膜剝離，然后通過圓片的劃切形成多個獨立的雙芯片疊層封裝體。

本發明具有以下有益效果：

1、每個雙芯片疊層封裝體的上、下表面通過垂直陣列引線完成互連，相比較硅通孔（TSV）工藝成本較低；

2、每個雙芯片疊層封裝體內引線鍵合芯片的尺寸比倒裝焊芯片的尺寸大，可實現多倒裝焊芯片和引線鍵合芯片同時集成在一個封裝體內；

3、引線鍵合芯片的正面和倒裝焊芯片的背面粘接在一起，垂直方向節省了鍵合絲弧高超出芯片的高度空間；

4、每個雙芯片疊層封裝體通過晶圓級工藝制作正反兩面的再布線層，整個圓片同時加工，生產效率高，有效降低封裝成本；

5、第一再布線層上制作的焊盤，第二再布線層上制作的陣列凸點，可以實現多個同樣結構的封裝體三維堆疊。

附圖說明

圖1 是本發明一種多芯片疊層封裝結構的圓片上臨時制作鍵合膜后的結構示意圖。