[發(fā)明專利]一種多芯片疊層封裝結(jié)構(gòu)及其制作方法

在審

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• 申請日: 2017-09-02
• 公開（公告）號: CN107579009A
• 公開（公告）日: 2018-01-12
• 發(fā)明（設(shè)計）人: 常乾;高娜燕
• 申請（專利權(quán)）人: 中國電子科技集團公司第五十八研究所
• 主分類號: H01L21/56
• 分類號: H01L21/56;H01L23/31;H01L23/528;H01L25/065
• 代理公司: 總裝工程兵科研一所專利服務(wù)中心32002
• 代理人: 楊立秋

1.一種多芯片疊層封裝結(jié)構(gòu)，其特征在于，包括由下至上依次堆疊的至少二個雙芯片疊層封裝體，雙芯片疊層封裝體包括引線鍵合芯片、倒裝焊芯片、鈍化層、再布線層、鍵合絲和垂直陣列引線，倒裝焊芯片粘接于引線鍵合芯片上且二者注塑集成在一起形成塑封體，塑封體的上表面和下表面上還設(shè)有鈍化層，再布線層設(shè)置于塑封體和鈍化層之間且通過鍵合絲和垂直陣列引線實現(xiàn)引線鍵合芯片和倒裝焊芯片的電互連。

2.根據(jù)權(quán)利要求1所述的多芯片疊層封裝結(jié)構(gòu)，其特征在于，鈍化層包括第一鈍化層和第二鈍化層，第一鈍化層設(shè)置于塑封體的下表面，第二鈍化層設(shè)置于塑封體的上表面；再布線層包括第一再布線層和第二再布線層，第一再布線層設(shè)置于塑封體的下表面和第一鈍化層之間，第二再布線層設(shè)置于塑封體的上表面和第二鈍化層之間，鍵合絲電連接于引線鍵合芯片和第一再布線層之間，垂直陣列引線電連接于第一再布線層和第二再布線層之間。

3.根據(jù)權(quán)利要求2所述的多芯片疊層封裝結(jié)構(gòu)，其特征在于，第一再布線層、第二再布線層上還設(shè)有焊盤，位于第二再布線層上的焊盤上還設(shè)有陣列凸點。

4.根據(jù)權(quán)利要求3所述的多芯片疊層封裝結(jié)構(gòu)，其特征在于，焊盤為圓形或方形，陣列凸點為柱形或球形。

5.根據(jù)權(quán)利要求1所述的多芯片疊層封裝結(jié)構(gòu)，其特征在于，引線鍵合芯片的尺寸大于倒裝焊芯片的尺寸。

6.根據(jù)權(quán)利要求1所述的多芯片疊層封裝結(jié)構(gòu)，其特征在于，引線鍵合芯片和倒裝焊芯片通過絕緣膠粘接在一起。

7.一種如權(quán)利要求1-6任一所述的多芯片疊層封裝結(jié)構(gòu)的制作方法，其特征在于，包括以下步驟：

S1、選取第一載體圓片，在第一載體圓片的上表面制作或貼裝一層臨時鍵合模；

S2、制作鈍化層和再布線層；

S3、將引線鍵合芯片的背面貼裝在鈍化層上，然后用絕緣膠將倒裝焊芯片的背面貼裝在引線鍵合芯片的正面；

S4、用鍵合絲進行引線鍵合芯片的鍵合，然后在再布線層上陣列位置進行垂直打線形成垂直陣列引線，引線高度高于倒裝焊芯片的最高水平高度；

S5、采用注塑工藝將引線鍵合芯片、倒裝焊芯片和所有引線固定形成塑封體；

S6、將塑封體外多余焊球和垂直陣列引線打磨平整，并在塑封體的上表面制作再布線層和鈍化層，完成兩芯片的電互連，然后再通過電鍍工藝制作陣列式焊盤，最后形成雙芯片疊層封裝體；

S7、采用倒裝焊工藝，將多個獨立的雙芯片疊層封裝體由下至上依次堆疊在一起，完成多芯片疊層封裝結(jié)構(gòu)。

8.根據(jù)權(quán)利要求7所述的多芯片疊層封裝結(jié)構(gòu)的制作方法，其特征在于，步驟S4中的垂直陣列引線材料為銅線。

9.根據(jù)權(quán)利要求7所述的多芯片疊層封裝結(jié)構(gòu)的制作方法，其特征在于，步驟S2中采用晶圓級再布線制作工藝，步驟S5中的注塑工藝為粉末注塑的方式。

10.根據(jù)權(quán)利要求7所述的多芯片疊層封裝結(jié)構(gòu)的制作方法，其特征在于，步驟S6中制作陣列式焊盤之后采用晶圓級植球技術(shù)或電鍍技術(shù)在位于塑封體上表面的焊盤上制作球形或柱形陣列凸點，形成完整的雙芯片疊層封裝體；接著采用解鍵合方法將雙芯片疊層封裝體和臨時鍵合膜剝離，然后通過圓片的劃切形成多個獨立的雙芯片疊層封裝體。