[發(fā)明專利]固態(tài)盤SSD及高可用性PCIe SSD的方法和系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201710781282.7
• 申請(qǐng)日: 2017-09-01
• 公開(kāi)（公告）號(hào): CN107799151B
• 公開(kāi)（公告）日: 2021-08-03
• 發(fā)明（設(shè)計(jì)）人: 李舒
• 申請(qǐng)（專利權(quán)）人: 阿里巴巴集團(tuán)控股有限公司
• 主分類號(hào): G11C16/34
• 分類號(hào): G11C16/34
• 代理公司: 北京博浩百睿知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11134
• 代理人: 宋子良

本發(fā)明公開(kāi)了一種高可用性PCIe SSD的方法和系統(tǒng)。其中，該方法包括：當(dāng)FPGA以第一模式運(yùn)行時(shí)，檢測(cè)在FPGA上發(fā)生的錯(cuò)誤，其中，該錯(cuò)誤不能由FPGA自身校正。FPGA可被配置為以第一模式或第二模式運(yùn)行，在該第一模式中，一組處理步驟將由FPGA內(nèi)的第一組邏輯單元執(zhí)行，在該第二模式中，該組處理步驟的至少一部分要在由FPGA內(nèi)的第二組邏輯單元啟用的FPGA外部執(zhí)行。識(shí)別與錯(cuò)誤相關(guān)聯(lián)的錯(cuò)誤位置。在錯(cuò)誤位置被認(rèn)為發(fā)生在第一組邏輯單元的關(guān)鍵子集中的情況下：FPGA切換為以第二模式運(yùn)行；重新配置第一組邏輯單元中的至少一個(gè)單元；并且在重新配置成功時(shí)，F(xiàn)PGA被切換為以第一模式運(yùn)行。

背景技術(shù)

計(jì)算機(jī)數(shù)據(jù)中心以越來(lái)越高的機(jī)架密度運(yùn)行。更多的電子設(shè)備一起工作，使得大量的集成電路彼此靠近并且可能彼此強(qiáng)烈地干擾。

集成電路為固態(tài)設(shè)備，其雖然在個(gè)人計(jì)算機(jī)中通常是可靠的，但是當(dāng)與其他設(shè)備非常接近時(shí)可能由于擾亂而發(fā)生故障。單一事件擾亂(SEU)可能由如下三個(gè)來(lái)源中的至少一個(gè)引起：α粒子、高能中子和熱中子。因此，現(xiàn)代數(shù)據(jù)中心系統(tǒng)在包括糾錯(cuò)編碼(ECC)和交織的保護(hù)中構(gòu)建以抵抗單一擾亂，但是仍可能容易受到多重?cái)_亂。

附圖說(shuō)明

在下面的具體實(shí)施方式和附圖中公開(kāi)了本發(fā)明的各種實(shí)施方式。

圖1是示出根據(jù)一些實(shí)施方式的用于計(jì)算機(jī)數(shù)據(jù)中心的編程計(jì)算機(jī)系統(tǒng)/服務(wù)器的功能圖。

圖2是示出用于聯(lián)合高可用性PCIe SSD的系統(tǒng)的實(shí)施方式的框圖。

圖3是用于MCU識(shí)別子系統(tǒng)的分類的說(shuō)明。

圖4是示出用于聯(lián)合軟硬件輔助的系統(tǒng)的實(shí)施方式的框圖。

圖5是示出用于處理MCU的過(guò)程的實(shí)施方式的流程圖。

圖6是示出用于聯(lián)合軟硬件輔助的過(guò)程的實(shí)施方式的流程圖。

具體實(shí)施方式

本發(fā)明可以以多種方式實(shí)現(xiàn)，包括，實(shí)現(xiàn)為：過(guò)程；裝置；系統(tǒng)；物質(zhì)的組成；在計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)上體現(xiàn)的計(jì)算機(jī)程序產(chǎn)品；和/或處理器，諸如被配置為執(zhí)行存儲(chǔ)在耦合至處理器的存儲(chǔ)器上的指令和/或由該存儲(chǔ)器提供的指令的處理器。在本說(shuō)明書中，這些實(shí)現(xiàn)方式或者本發(fā)明可采取的任何其他形式可被稱為技術(shù)。一般來(lái)說(shuō)，所公開(kāi)的處理的步驟的順序可在本發(fā)明的范圍內(nèi)改變。除非另有說(shuō)明，否則諸如被描述為被配置為執(zhí)行任務(wù)的處理器或存儲(chǔ)器的部件可被實(shí)現(xiàn)為臨時(shí)配置為在給定時(shí)刻執(zhí)行任務(wù)的一般部件或者被制造為執(zhí)行任務(wù)的特定部件。如本文使用的，術(shù)語(yǔ)“處理器”是指被配置為處理諸如計(jì)算機(jī)程序指令的數(shù)據(jù)的一個(gè)或多個(gè)設(shè)備、電路和/或處理核。

下面將與說(shuō)明本發(fā)明的原理的附圖一起，提供本發(fā)明的一個(gè)或多個(gè)實(shí)施方式的詳細(xì)描述。本發(fā)明結(jié)合這些實(shí)施方式進(jìn)行描述，但是本發(fā)明不限于任何實(shí)施方式。本發(fā)明的范圍僅由權(quán)利要求限制，并且本發(fā)明涵蓋許多替代方案、修改和等同物。為了提供對(duì)本發(fā)明的透徹理解，在下面的描述中闡述了許多具體細(xì)節(jié)。這些細(xì)節(jié)出于實(shí)例的目而提供，并且本發(fā)明可在沒(méi)有這些具體細(xì)節(jié)中的一些或全部的情況下根據(jù)權(quán)利要求來(lái)實(shí)踐。為了清楚起見(jiàn)，沒(méi)有詳細(xì)描述與本發(fā)明相關(guān)的技術(shù)領(lǐng)域中已知的技術(shù)材料，使得本發(fā)明不會(huì)不必要地模糊。

公開(kāi)了一種具有聯(lián)合軟硬件實(shí)現(xiàn)方式以增強(qiáng)對(duì)多單元擾亂的抗擾性的高可用性固態(tài)設(shè)備。在一個(gè)實(shí)施方式中，高可用性固態(tài)設(shè)備為PCI快速固態(tài)驅(qū)動(dòng)器(SSD)，諸如在數(shù)據(jù)中心中發(fā)現(xiàn)的那些。

現(xiàn)場(chǎng)可編程門陣列(FPGA)用于聯(lián)合軟硬件方法。FPGA被配置為以如下至少兩種模式中的一種運(yùn)行：正常模式，其中，F(xiàn)PGA例如，使用CRC編碼解碼器、ECC編碼解碼器、交織器和/或RAID，使用一個(gè)或多個(gè)處理步驟來(lái)處理‘硬件’中的數(shù)據(jù)；以及直接模式，其允許數(shù)據(jù)繞過(guò)一個(gè)或多個(gè)處理步驟。在直接模式中，處理步驟可替代地由‘軟件’或FPGA外部的任意其他設(shè)備執(zhí)行。