[發明專利]金屬層?絕緣層?金屬層電容器及其形成方法在審
| 申請號: | 201710777336.2 | 申請日: | 2017-09-01 |
| 公開(公告)號: | CN107591388A | 公開(公告)日: | 2018-01-16 |
| 發明(設計)人: | 丁啟源;王富中;楊雙越;李建明 | 申請(專利權)人: | 格科微電子(上海)有限公司 |
| 主分類號: | H01L23/522 | 分類號: | H01L23/522 |
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| 地址: | 201203 上海市*** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 金屬 絕緣 電容器 及其 形成 方法 | ||
技術領域
本發明涉及一種金屬層-絕緣層-金屬層電容器及其形成方法。
背景技術
MIM(金屬層-絕緣層-金屬層)電容器是集成電路工藝中一種常見的片內電容器件。芯片中集成大面積MIM電容器時需要考慮其所占用的金屬面積以及寄生阻抗對電路性能的影響。
常見工藝中的現有MIM電容器的剖面結構如圖1所示,該MIM電容器由下至上包括第一金屬層1、層間金屬層2、第二金屬層3,各金屬層之間由絕緣層4彼此間隔。其中,第一金屬層1和層間金屬層2對應構成MIM電容器,MIM電容器作為一個平板電容器件,第一金屬層1為其下極板,層間金屬層2為其上極板。一般來說,第一金屬層1和第二金屬層3較厚,材質的電阻率也較小,而二者之間的層間金屬層2較薄,材質的電阻率也較大,為了降低MIM電容器的上極板層間金屬層2的連線阻抗,通常使用通孔5將大面積的第二金屬層3與層間金屬層2并聯,現有版圖布圖方式如圖2所示,大面積的第二金屬層3占用了芯片上的大量面積,進而影響芯片面積的利用效率。
發明內容
本發明的目的在于提供一種金屬層-絕緣層-金屬層電容器及其形成方法,既能降低電容器上極板的連線阻抗,又能節省金屬層占用面積,提高芯片面積的利用效率。
基于以上考慮,本發明的一個方面提出一種金屬層-絕緣層-金屬層電容器的形成方法,適于應用于集成電路的片內電容,由下至上形成第一金屬層、層間金屬層、第二金屬層,各金屬層之間由絕緣層彼此間隔;第一金屬層包括第一金屬層A區域和第一金屬層B區域,層間金屬層包括層間金屬層A區域和層間金屬層B區域,第一金屬層A區域和層間金屬層A區域對應構成MIM_A電容器,第一金屬層B區域和層間金屬層B區域對應構成MIM_B電容器;MIM_A電容器的下極板第一金屬層A區域與MIM_B電容器的上極板層間金屬層B區域通過第二金屬層的一部分連線相連,MIM_A電容器的上極板層間金屬層A區域與MIM_B電容器的下極板第一金屬層B區域通過第二金屬層的另一部分連線相連,以降低層間金屬層的阻抗。
優選的,MIM_A電容器和MIM_B電容器沿著一個方向排列,連接MIM_A電容器和MIM_B電容器的第二金屬層的連線沿著所述方向延伸。
優選的,MIM_A電容器和MIM_B電容器沿著一個方向排列且在另一方向上交錯耦合設置,連接MIM_A電容器和MIM_B電容器的第二金屬層的連線沿著所述另一方向延伸。
優選的,第二金屬層的面積小于層間金屬層、第一金屬層的面積。
優選的,層間金屬層的厚度小于第一金屬層、第二金屬層的厚度。
優選的,層間金屬層、第一金屬層分別通過多個通孔與第二金屬層相連。
本發明的另一方面提出一種金屬層-絕緣層-金屬層電容器,適于應用于集成電路的片內電容,由下至上包括第一金屬層、層間金屬層、第二金屬層,各金屬層之間由絕緣層彼此間隔;第一金屬層包括第一金屬層A區域和第一金屬層B區域,層間金屬層包括層間金屬層A區域和層間金屬層B區域,第一金屬層A區域和層間金屬層A區域對應構成MIM_A電容器,第一金屬層B區域和層間金屬層B區域對應構成MIM_B電容器;MIM_A電容器的下極板第一金屬層A區域與MIM_B電容器的上極板層間金屬層B區域通過第二金屬層的一部分連線相連,MIM_A電容器的上極板層間金屬層A區域與MIM_B電容器的下極板第一金屬層B區域通過第二金屬層的另一部分連線相連,以降低層間金屬層的阻抗。
優選的,MIM_A電容器和MIM_B電容器沿著一個方向排列,連接MIM_A電容器和MIM_B電容器的第二金屬層的連線沿著所述方向延伸。
優選的,MIM_A電容器和MIM_B電容器沿著一個方向排列且在另一方向上交錯耦合設置,連接MIM_A電容器和MIM_B電容器的第二金屬層的連線沿著所述另一方向延伸。
優選的,第二金屬層的面積小于層間金屬層、第一金屬層的面積。
優選的,層間金屬層的厚度小于第一金屬層、第二金屬層的厚度。
優選的,層間金屬層、第一金屬層分別通過多個通孔與第二金屬層相連。
本發明的金屬層-絕緣層-金屬層電容器及其形成方法,利用大面積的第一金屬層不僅僅作為MIM電容器的下極板,而是分配到電容器的兩個端口,降低了電容器上極板的連線阻抗,因此不再需要大面積的第二金屬層來降低上極板的連線阻抗,從而節省了第二金屬層的占用面積,提高了芯片面積的利用效率。
附圖說明
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