[發(fā)明專利]一種三維存儲(chǔ)器及其讀取方法和讀取電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201710772578.2
• 申請(qǐng)日: 2017-08-31
• 公開(kāi)（公告）號(hào): CN107507647B
• 公開(kāi)（公告）日: 2019-06-04
• 發(fā)明（設(shè)計(jì)）人: 劉紅濤;靳磊;姜丹丹;鄒興奇;張瑜;張城緒;霍宗亮
• 申請(qǐng)（專利權(quán)）人: 長(zhǎng)江存儲(chǔ)科技有限責(zé)任公司
• 主分類號(hào): G11C16/34
• 分類號(hào): G11C16/34;G11C7/24;G11C16/26
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 王寶筠

1.一種三維存儲(chǔ)器的讀取方法，所述三維存儲(chǔ)器包括存儲(chǔ)串陣列，所述存儲(chǔ)串陣列包括多個(gè)存儲(chǔ)串，且所述存儲(chǔ)串包括串聯(lián)的多個(gè)存儲(chǔ)單元，其特征在于，包括：

關(guān)閉所述存儲(chǔ)串陣列中的未選中的存儲(chǔ)串；

控制所述未選中存儲(chǔ)串中的預(yù)設(shè)存儲(chǔ)單元在輸入驗(yàn)證電壓后產(chǎn)生的耦合電勢(shì)，與所述未選中存儲(chǔ)串中其余存儲(chǔ)單元在輸入串導(dǎo)通電壓后產(chǎn)生的耦合電勢(shì)之間電勢(shì)差在預(yù)設(shè)范圍內(nèi)；

其中，對(duì)所述預(yù)設(shè)存儲(chǔ)單元輸入所述驗(yàn)證電壓為：

對(duì)所述預(yù)設(shè)存儲(chǔ)單元輸入電壓值呈下降趨勢(shì)的驗(yàn)證電壓。

2.根據(jù)權(quán)利要求1所述的三維存儲(chǔ)器的讀取方法，其特征在于，所述讀取方法包括第一驗(yàn)證階段、第二驗(yàn)證階段和第三驗(yàn)證階段；其中，在所述第一驗(yàn)證階段，對(duì)所述預(yù)設(shè)存儲(chǔ)單元輸入第一預(yù)設(shè)驗(yàn)證電壓；

在所述第二驗(yàn)證階段，對(duì)所述預(yù)設(shè)存儲(chǔ)單元輸入第二預(yù)設(shè)驗(yàn)證電壓；

及，在所述第三驗(yàn)證階段，對(duì)所述預(yù)設(shè)存儲(chǔ)單元輸入第三預(yù)設(shè)驗(yàn)證電壓，其中，所述第一預(yù)設(shè)驗(yàn)證電壓大于所述第二預(yù)設(shè)驗(yàn)證電壓，且所述第二預(yù)設(shè)驗(yàn)證電壓大于所述第三預(yù)設(shè)驗(yàn)證電壓。

3.根據(jù)權(quán)利要求1所述的三維存儲(chǔ)器的讀取方法，其特征在于，所述存儲(chǔ)串還包括第一端部選擇單元和第二端部選擇單元，所述第一端部選擇單元串接于所述串聯(lián)的多個(gè)存儲(chǔ)單元的輸入端部，且所述第二端部選擇單元串接于所述串聯(lián)的多個(gè)存儲(chǔ)單元的輸出端部；

其中，所述第一端部選擇單元的輸入端連接位線，所述第二端部選擇單元的輸出端連接共源線。

4.根據(jù)權(quán)利要求3所述的三維存儲(chǔ)器的讀取方法，其特征在于，關(guān)閉所述存儲(chǔ)串陣列中的未選中的存儲(chǔ)串為：

關(guān)斷所述存儲(chǔ)串陣列中的未選中的存儲(chǔ)串中的第一端部選擇單元和第二端部選擇單元。

5.根據(jù)權(quán)利要求3所述的三維存儲(chǔ)器的讀取方法，其特征在于，所述存儲(chǔ)單元為存儲(chǔ)晶體管；

及，所述第一端部選擇單元和所述第二端部選擇單元均為選擇晶體管。

6.一種三維存儲(chǔ)器的讀取電路，所述三維存儲(chǔ)器包括存儲(chǔ)串陣列，所述存儲(chǔ)串陣列包括多個(gè)存儲(chǔ)串，且所述存儲(chǔ)串包括串聯(lián)的多個(gè)存儲(chǔ)單元，其特征在于，包括：

控制模塊，所述控制模塊用于關(guān)閉所述存儲(chǔ)串陣列中的未選中的存儲(chǔ)串；

及，電壓輸出模塊，所述電壓輸出模塊用于對(duì)所述存儲(chǔ)單元輸入電壓，以控制所述未選中存儲(chǔ)串中的預(yù)設(shè)存儲(chǔ)單元在輸入驗(yàn)證電壓后產(chǎn)生的耦合電勢(shì)，與所述未選中存儲(chǔ)串中其余存儲(chǔ)單元在輸入串導(dǎo)通電壓后產(chǎn)生的耦合電勢(shì)之間電勢(shì)差在預(yù)設(shè)范圍內(nèi)；

其中，所述驗(yàn)證電壓為電壓值呈下降趨勢(shì)的驗(yàn)證電壓。

7.根據(jù)權(quán)利要求6所述的三維存儲(chǔ)器的讀取電路，其特征在于，所述讀取電路讀取過(guò)程分三個(gè)階段為第一驗(yàn)證階段、第二驗(yàn)證階段和第三驗(yàn)證階段；其中，電壓輸出模塊在所述第一驗(yàn)證階段，對(duì)所述預(yù)設(shè)存儲(chǔ)單元輸入第一預(yù)設(shè)驗(yàn)證電壓；

在所述第二驗(yàn)證階段，對(duì)所述預(yù)設(shè)存儲(chǔ)單元輸入第二預(yù)設(shè)驗(yàn)證電壓；

及，在所述第三驗(yàn)證階段，對(duì)所述預(yù)設(shè)存儲(chǔ)單元輸入第三預(yù)設(shè)驗(yàn)證電壓，其中，所述第一預(yù)設(shè)驗(yàn)證電壓大于所述第二預(yù)設(shè)驗(yàn)證電壓，且所述第二預(yù)設(shè)驗(yàn)證電壓大于所述第三預(yù)設(shè)驗(yàn)證電壓。

8.根據(jù)權(quán)利要求6所述的三維存儲(chǔ)器的讀取電路，其特征在于，所述存儲(chǔ)串還包括第一端部選擇單元和第二端部選擇單元，所述第一端部選擇單元串接于所述串聯(lián)的多個(gè)存儲(chǔ)單元的輸入端部，且所述第二端部選擇單元串接于所述串聯(lián)的多個(gè)存儲(chǔ)單元的輸出端部；

其中，所述第一端部選擇單元的輸入端連接位線，所述第二端部選擇單元的輸出端連接共源線。

9.根據(jù)權(quán)利要求8所述的三維存儲(chǔ)器的讀取電路，其特征在于，所述控制模塊與所述第一端部選擇單元和所述第二端部選擇單元的控制端相連；

其中，所述控制模塊用于對(duì)所述存儲(chǔ)串陣列中的未選中的存儲(chǔ)串中的第一端部選擇單元和第二端部選擇單元的控制端輸入關(guān)閉電壓。