[發明專利]一種半導體器件的制造方法及半導體器件

有效

• 申請號: 201710757078.1
• 申請日: 2017-08-29
• 公開（公告）號: CN109427584B
• 公開（公告）日: 2022-05-27
• 發明（設計）人: 趙猛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/08
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種半導體器件的制造方法及半導體器件，所述方法包括：提供半導體襯底，在所述半導體襯底上形成柵極堆疊結構；執行第一LDD注入，以在柵極堆疊結構兩側的半導體襯底中形成第一LDD區；以柵極堆疊結構為掩膜，對第一LDD區進行刻蝕，至露出半導體襯底；執行第二LDD注入，以在柵極堆疊結構兩側的半導體襯底中形成第二LDD區；在柵極堆疊結構及第一LDD區兩側形成側壁層；在半導體襯底中形成凹槽。采用本發明的方法，側壁層可以在形成凹槽的過程中對第一LDD區進行保護，更多的LDD區被保留，改善摻雜劑量的損失，進而提高載流子遷移率，從而提高了工藝穩定性，源極和漏極的串聯電阻也會降低，從而改善短溝道效應，提高半導體器件良率和性能。

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件的制造方法及半導體器件。

背景技術

隨著半導體器件集成度的持續增加以及與這些器件相關的臨界尺寸的持續減小，特別是進行到28nm及其以下技術節點，半導體器件由于極短溝道而凸顯了各種不利的物理效應，特別是短溝道效應(Short Channel Effect，SCE)，使得器件性能和可靠性退化，限制了特征尺寸的進一步縮小。通過引入應力源，可以獲得更高的溝道遷移性和工作電流，改善器件的短溝道效應，從而提高器件的性能。目前，主要是通過應力層(Stress)工藝、預非晶化注入工藝等工藝，對輕摻雜工藝(Lightly Doped Drain，LDD)進行優化，以提高載流子遷移率和工作電流，改善器件的短溝道效應，從而提高器件的性能。例如，在PMOS(P-Metal-Oxide-Semiconductor，P型金屬氧化物半導體)中，由于Ge的半徑大于Si的半徑，因此源漏區的SiGe可以對溝道產生壓應力，并且提高了PMOS的空穴遷移率；另一方面，在NMOS(N-Metal-Oxide-Semiconductor，N型金屬氧化物半導體)中，由于C的半徑小于Si的半徑，因此源漏區的SiC可以對溝道產生拉應力并增強NMOS的電子遷移率。

然而目前的形成鍺硅層的工藝不穩定，按照同一工藝形成的半導體器件的電阻、電容等的變化性很大，進而導致漏電流、開啟電流、關斷電流等性能的波動也較大。這主要是由于在刻蝕形成凹槽以及在凹槽中外延鍺硅層的過程中，受溫度等因素的影響，使得LDD區雜質的擴散不穩定，使得注入的雜質離子出現不同程度的損失，另外，在源/漏區刻蝕形成的凹槽的深度不一致，在凹槽較深時，溝道較短，LDD區的摻雜雜質靠近溝道，半導體器件的電容和電阻較大，漏電流也較大；在凹槽較淺時，溝道較長，LDD區的摻雜雜質遠離溝道，半導體器件的電容和電阻較小，漏電流也較小。

本發明的目的在于提供一種半導體器件的制造方法及半導體器件，以解決上述技術問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明提供一種半導體器件的制造方法，所述方法包括：提供半導體襯底，在所述半導體襯底上形成柵極堆疊結構；執行第一LDD注入，以在所述柵極堆疊結構兩側的所述半導體襯底中形成第一LDD區；以所述柵極堆疊結構為掩膜，對所述第一LDD區進行刻蝕，至露出所述半導體襯底；執行第二LDD注入，以在所述柵極堆疊結構兩側的所述半導體襯底中形成第二LDD區；在所述柵極堆疊結構及第一LDD區兩側形成側壁層；在所述半導體襯底中形成凹槽。

進一步，所述第一LDD注入包括垂直于所述半導體襯底的第一輕摻雜離子注入工藝。

進一步，所述第二LDD注入包括傾斜于所述半導體襯底的第二輕摻雜離子注入工藝。

進一步，所述凹槽的頂面不高于所述第一LDD區的底面。

進一步，所述第一LDD注入的注入離子包括硼或銦，所述第二LDD注入的注入離子包括硼或銦。