[發明專利]一種提高底部選擇柵極下氧化物厚度均一性的方法

有效

• 申請號: 201710755336.2
• 申請日: 2017-08-29
• 公開（公告）號: CN107731842B
• 公開（公告）日: 2019-01-29
• 發明（設計）人: 隋翔宇;唐兆云;趙治國;陸智勇;王攀;江潤峰;王香凝;趙新梅;石曉靜;王恩博
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11578
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 郎志濤

本發明提供了一種提高底部選擇柵極下氧化物厚度均一性的方法，所述方法在襯底上底部選擇柵極(BSG)的邊緣和中心區域的底部選擇柵極(BSG)下部氧化物的基礎上沉積氮化硅作為保護層，避免了在刻蝕堆疊結構形成核心區域臺階結構時的高溫和富氫(H)環境下將氮化硅(SIN)犧牲層的邊緣區域氧化成氮氧化硅(SION)，從而使得后續濕法刻蝕氧化底部選擇柵極(BSG)氮化硅(SIN)犧牲層的邊緣和中心區域的厚度均一性更好，進而使得后續底部選擇柵極(BSG)的厚度均一性更好，從而提高底部選擇柵極(BSG)的擊穿電壓(BV)，防止擊穿失效，從而提高了3D NAND閃存的性能。

技術領域

本發明涉及半導體制造領域，尤其涉及一種3D NAND閃存結構中提高底部選擇柵極(BSG)下氧化物厚度均一性的方法。

背景技術

隨著平面型閃存存儲器的發展，半導體的生產工藝取得了巨大的進步。但是最近幾年，平面型閃存的發展遇到了各種挑戰：物理極限，現有顯影技術極限以及存儲電子密度極限等。在此背景下，為解決平面閃存遇到的困難以及最求更低的單位存儲單元的生產成本，各種不同的三維(3D)閃存存儲器結構應運而生，例如3D NOR(3D或非)閃存和3D NAND(3D與非)閃存。

目前，在3D NAND結構的底部選擇柵極的制備工藝中，如圖1a～e所示，包括如下步驟：

S1：參見圖1a，在襯底1-1(高電壓p阱，HvPW)上生成底部選擇柵極(BSG)底部的柵極氧化物層1-2；

S2：參考圖1b，在氧化物層上面形成O/N對堆疊結構1-3；

S3：參考圖1c，形成核心區域臺階(Stair Step，SS)結構1-4；

S4：參考圖1d，周邊區域沉積正硅酸乙酯(TEOS)1-5和高密度氧化物層1-6；

S5：參考圖1e，在核心區域刻蝕柵極線(GL)槽并濕法刻蝕氧化底部選擇柵極；

然而在上述工藝中，存在以下缺陷：

S4步驟中的周邊區域沉積正硅酸乙酯(TEOS)1-5和高密度氧化物層1-6過程中，由于是在高溫并且富氫(H)的環境下進行，核心區域中臺階結構中的SIN容易被氧化為SION，而SION形成層將對核心區域刻蝕柵極線(GL)槽起到阻擋作用，由于刻蝕受阻，導致BSG邊緣區域刻蝕不完全，從而導致后續形成的底部選擇柵極邊緣的厚度(約8nm)比中心的厚度(約18.7nm)薄，如圖2的顯微照片所示，中心區域和邊緣區域的厚度不一致，而這將導致BSG的擊穿(BV)失效。

這顯然將影響3D NAND閃存整體的性能，因此，如何有效控制BSG底部氧化物厚度的一致性，一直為本領域技術人員所致力研究的方向。

發明內容

本發明的目的在于提供一種提高底部選擇柵極下氧化物厚度均一性的方法，旨在通過提高該氧化物的厚度一致性而防止BSG的擊穿失效，從而提高3D NAND閃存的性能。

為了實現上述目的，本發明提出了一種提高底部選擇柵極下氧化物厚度均一性的方法，包括以下步驟：

在襯底上形成底部選擇柵極(BSG)下部氧化物層；

沉積第一層氮化硅，并沉積第一層氧化物層；

在核心區域進行掩膜覆蓋并去除襯底上的第一層氮化硅和第一層氧化物層并停止在襯底表面；

對掩膜覆蓋區域底部的第一層氮化硅進行回刻；

沉積氮化硅(SIN)保護層；

在核心區域第三層臺階(SS3)區域外涂覆光刻膠掩膜；

刻蝕，并停止在核心區域的所述第一層氧化物層；