[發明專利]存儲器裝置及其數據讀取方法

有效

• 申請號: 201710754486.1
• 申請日: 2017-08-29
• 公開（公告）號: CN109087677B
• 公開（公告）日: 2022-01-04
• 發明（設計）人: 黃科穎;蘇騰
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C16/26
• 分類號: G11C16/26
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 馬雯雯;臧建明

1.一種存儲器裝置，其特征在于，包括：

存儲器陣列；

地址產生器，產生一地址信號；

數據存取電路，耦接所述存儲器陣列與所述地址產生器，依據一外部時脈信號以及所述地址信號對所述存儲器陣列進行讀取操作，以輸出一讀取數據，所述讀取操作包括多個操作程序，其中所述多個操作程序包括選擇操作程序、數據感測操作程序、錯誤校正操作程序以及暫存已校正數據的操作程序；以及

虛擬電路，耦接所述數據存取電路與所述地址產生器，所述虛擬電路依據所述地址信號依序地執行所述選擇操作程序、所述數據感測操作程序以及所述錯誤校正操作程序，以分別估算所述數據存取電路完成各所述操作程序的時間點，并且所述虛擬電路在所述選擇操作程序的完成時間點時致能所述數據存取電路執行所述數據感測操作程序，所述虛擬電路在所述數據感測操作程序的完成時間點時致能所述數據存取電路執行所述錯誤校正操作程序，以及所述虛擬電路在所述錯誤校正操作程序的完成時間點時致能所述數據存取電路執行所述暫存已校正數據的操作程序。

2.根據權利要求1所述的存儲器裝置，其特征在于，所述數據存取電路包括：

列解碼器，耦接所述存儲器陣列、所述虛擬電路與所述地址產生器，依據所述地址信號選擇驅動所述存儲器陣列的字元線；

行解碼器，耦接所述存儲器陣列、所述虛擬電路與所述地址產生器，依據所述地址信號選擇驅動所述存儲器陣列的位元線；

感測電路，耦接所述虛擬電路與所述行解碼器，被所述虛擬電路致能而感測對應所述地址信號的數據，以產生一感測數據；

錯誤校正電路，耦接所述虛擬電路與所述感測電路，被所述虛擬電路致能而對所述感測數據進行錯誤校正，以輸出一已校正數據；以及

暫存器，耦接所述虛擬電路與所述錯誤校正電路，被所述虛擬電路致能而暫存所述已校正數據。

3.根據權利要求2所述的存儲器裝置，其特征在于，所述虛擬電路包括：

虛擬行列解碼電路，耦接所述感測電路與所述地址產生器，依據所述地址信號執行所述列解碼器與所述行解碼器選擇驅動所述存儲器陣列的字元線與位元線的所述選擇操作程序；

虛擬感測電路，耦接所述虛擬行列解碼電路與所述錯誤校正電路，所述虛擬行列解碼電路于完成所述選擇操作程序時，致能所述感測電路感測對應所述地址信號的數據，致能所述虛擬感測電路執行所述感測電路感測對應所述地址信號的數據的所述數據感測操作程序；以及

虛擬錯誤校正電路，耦接所述虛擬感測電路與所述暫存器，所述虛擬感測電路于完成所述數據感測操作程序時，致能所述錯誤校正電路對所述感測數據進行錯誤校正，致能所述虛擬錯誤校正電路執行所述錯誤校正電路對所述感測數據進行錯誤校正的所述錯誤校正操作程序，所述虛擬錯誤校正電路于完成所述錯誤校正操作程序時，致能所述暫存器暫存所述已校正數據。

4.根據權利要求3所述的存儲器裝置，其特征在于，所述虛擬行列解碼電路以及所述虛擬錯誤校正電路為以邏輯電路實施，所述虛擬行列解碼電路以及所述虛擬錯誤校正電路以最長邏輯路徑來分別估算所述選擇操作程序與所述錯誤校正操作程序完成的時間點。

5.根據權利要求2所述的存儲器裝置，其特征在于，還包括：

輸入輸出電路，耦接所述暫存器，依據所述外部時脈信號與所述已校正數據輸出所述讀取數據。

6.根據權利要求2所述的存儲器裝置，其特征在于，所述虛擬感測電路感測存儲不同數據的多個存儲單元，并于完成存儲不同數據的所述多個存儲單元的感測后，致能所述虛擬錯誤校正電路。

7.根據權利要求1所述的存儲器裝置，其特征在于，所述虛擬電路與所述數據存取電路具有相同的電路特性。

8.根據權利要求1所述的存儲器裝置，其特征在于，所述虛擬電路與所述數據存取電路為以相同的制程以及電路設計制作。