[發明專利]半導體結構及其形成方法

有效

• 申請號: 201710726817.0
• 申請日: 2017-08-22
• 公開（公告）號: CN109427675B
• 公開（公告）日: 2020-11-27
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路新技術研發(上海)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

一種半導體結構及其形成方法，包括：提供襯底；形成第一區域掩膜層；形成第二應力層；形成接觸孔刻蝕停止層；形成第一接觸孔和第二接觸孔；沿所述第一接觸孔進行減薄處理；減薄處理之后，去除所述第一接觸孔底部的第一區域掩膜層和所述第二接觸孔底部的接觸孔刻蝕停止層；形成位于所述第一接觸孔內的第一插塞和位于所述第二接觸孔內的第二插塞。為解決所述技術問題，本發明提供一種半導體結構的形成方法，通過沿所述第一接觸孔進行減薄處理，能夠有效減少所述第二應力層受損現象的出現，有利于降低工藝難度，有利于提高良率和改善器件性能。

技術領域

本發明涉及半導體制造領域，特別涉及一種半導體結構及其形成方法。

背景技術

隨著集成電路向超大規模集成電路發展，集成電路內部的電路密度越來越大，所包含的元器件數量也越來越多，元器件的尺寸也隨之減小。隨著半導體結構尺寸的減小，半導體結構中器件的溝道隨之縮短。由于溝道縮短，緩變溝道近似不再成立，而凸顯出各種不利的物理效應(特別是短溝道效應)，這使得器件性能和可靠性發生退化，限制了器件尺寸的進一步縮小。

隨著電路密度的增大，晶圓表面無法提供足夠的面積來制造連接線。為了滿足元器件縮小后的互連需求，兩層及兩層以上的多層金屬間互連線的設計成為超大規模集成電路技術常采用的方法之一。不同金屬層或者金屬層與半導體器件之間通過插塞實現連接導通。

同時，載流子的遷移率是影響晶體管性能的主要因素之一。有效提高載流子遷移率成為了晶體管器件制造工藝的重點之一。由于應力可以改變硅材料的能隙和載流子遷移率，因此通過形成應力層來提高晶體管的性能成為越來越常用的手段。具體地，在N型晶體管中形成能提供拉應力的應力層以提高電子遷移率，在N型晶體管中形成能提供壓應力的應力層以提高空穴遷移率。

但是現有技術在具有應力層的半導體結構內形成插塞往往會引起應力層損傷的問題。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，以減少應力層損傷問題的出現，提高所形成半導體結構的性能和良率。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供襯底，所述襯底包括用于形成第一類型晶體管的第一區域和用于形成第二類型晶體管的第二區域，所述第一區域的襯底上具有第一柵極結構和位于所述第一柵極結構兩側襯底上的第一應力層；所述第二區域的襯底上具有第二柵極結構；形成第一區域掩膜層，所述第一區域掩膜層位于所述第一應力層上；以所述第一區域掩膜層為掩膜，在所述第二柵極結構兩側的襯底上形成第二應力層；形成接觸孔刻蝕停止層，位于所述第一區域掩膜層和所述第二應力層上；形成位于所述第一應力層上的第一接觸孔和位于所述第二應力層上的第二接觸孔，所述第一接觸孔底部露出所述第一應力層上的接觸孔刻蝕停止層，所述第二接觸孔露出所述第二應力層上的接觸孔刻蝕停止層；沿所述第一接觸孔進行減薄處理，至少去除所述第一應力層上部分厚度的接觸孔刻蝕停止層；減薄處理之后，去除所述第一接觸孔底部的第一區域掩膜層和所述第二接觸孔底部的接觸孔刻蝕停止層，露出所述第一應力層和所述第二應力層；形成位于所述第一接觸孔內的第一插塞和位于所述第二接觸孔內的第二插塞。

相應的，本發明還提供一種半導體結構，包括：襯底，所述襯底包括用于形成第一類型晶體管的第一區域和用于形成第二類型晶體管的第二區域；第一柵極結構，位于所述第一區域的襯底上；第二柵極結構，位于所述第二區域的襯底上；第一應力層，位于所述第一柵極結構兩側的襯底上；第二應力層，位于所述第二柵極結構兩側的襯底上；第一區域掩膜層，至少位于所述第一應力層上；接觸孔刻蝕停止層，位于至少部分所述第一區域掩膜層和所述第二應力層上；層間介質層，填充于第一應力層和所述第二應力層上；第一接觸孔，貫穿所述第一應力層上的所述層間介質層，所述第一接觸孔底部接觸孔刻蝕停止層的厚度小于所述層間介質層和所述第一應力層之間接觸孔刻蝕停止層的厚度；第二接觸孔，貫穿所述第二應力層上的所述層間介質層。

與現有技術相比，本發明的技術方案具有以下優點：