[發(fā)明專利]非易失性半導(dǎo)體存儲(chǔ)裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201710722754.1
• 申請(qǐng)日: 2017-08-22
• 公開（公告）號(hào): CN107833589B
• 公開（公告）日: 2020-06-30
• 發(fā)明（設(shè)計(jì)）人: 須藤直昭
• 申請(qǐng)（專利權(quán)）人: 華邦電子股份有限公司
• 主分類號(hào): G11C16/06
• 分類號(hào): G11C16/06;G06F11/10
• 代理公司: 北京同立鈞成知識(shí)產(chǎn)權(quán)代理有限公司 11205
• 代理人: 馬雯雯;臧建明

本發(fā)明提供一種非易失性半導(dǎo)體存儲(chǔ)裝置，包括：存儲(chǔ)器陣列，包含存儲(chǔ)墊(MAT?0、MAT?1)；頁(yè)面緩沖器(170?0)，保持從存儲(chǔ)墊(MAT?0)讀出的數(shù)據(jù)；頁(yè)面緩沖器(170?1)，保持從存儲(chǔ)墊(MAT?1)讀出的數(shù)據(jù)；ECC電路(140)，進(jìn)行數(shù)據(jù)的錯(cuò)誤檢測(cè)與糾正；輸出緩沖器(110)，輸出數(shù)據(jù)；以及轉(zhuǎn)發(fā)控制部，控制頁(yè)面緩沖器(170?0)、頁(yè)面緩沖器(170?1)、ECC電路(140)、輸出緩沖器(110)間的數(shù)據(jù)轉(zhuǎn)發(fā)。在存儲(chǔ)墊(MAT?0)受到選擇時(shí)，轉(zhuǎn)發(fā)控制部將由頁(yè)面緩沖器(170?0)所保持的數(shù)據(jù)轉(zhuǎn)發(fā)至存儲(chǔ)墊(MAT?1)的頁(yè)面緩沖器(170?1)。

技術(shù)領(lǐng)域

本發(fā)明涉及一種非易失性半導(dǎo)體存儲(chǔ)裝置，尤其涉及一種搭載有芯片級(jí)(onchip)錯(cuò)誤檢測(cè)糾正(Error Checking Correction，ECC)功能的與非(NAND)型快閃存儲(chǔ)器(flash memory)的讀出方法。

背景技術(shù)

目前在存儲(chǔ)器芯片上，是利用冗余方案在表觀上修復(fù)制造工序中產(chǎn)生的存儲(chǔ)元件的物理缺陷。而且，除了借助冗余存儲(chǔ)器的物理修復(fù)以外，作為軟錯(cuò)誤對(duì)策，還有錯(cuò)誤檢測(cè)糾正電路。

專利文獻(xiàn)1的NAND型快閃存儲(chǔ)器中，高速緩沖寄存器由兩個(gè)部分構(gòu)成，在從其中一個(gè)高速緩沖寄存器輸出數(shù)據(jù)的同時(shí)，進(jìn)行另一個(gè)高速緩沖寄存器的數(shù)據(jù)的錯(cuò)誤糾正碼運(yùn)算，由此，從輸出中去除錯(cuò)誤糾正碼運(yùn)算的延遲，從而可實(shí)現(xiàn)高速讀出。

現(xiàn)有技術(shù)文獻(xiàn)

專利文獻(xiàn)

專利文獻(xiàn)1：日本專利特開2013-235642號(hào)公報(bào)

發(fā)明所要解決的問題

圖1是表示現(xiàn)有的搭載芯片級(jí)ECC功能的NAND型快閃存儲(chǔ)器的概略結(jié)構(gòu)的圖。

快閃存儲(chǔ)器可根據(jù)來自外部的命令等來進(jìn)行數(shù)據(jù)的讀出、數(shù)據(jù)的編程、數(shù)據(jù)的擦除。而且，作為串行接口(serial interface)功能，可響應(yīng)外部的串行時(shí)鐘(serial clock)信號(hào)SCK，而從輸出墊60串行輸出由輸出緩沖器50所保持的數(shù)據(jù)。此時(shí)，連續(xù)讀出存儲(chǔ)胞元陣列10內(nèi)的頁(yè)面，并將讀出的數(shù)據(jù)通過轉(zhuǎn)發(fā)電路30、32而轉(zhuǎn)發(fā)至輸出緩沖器50。在進(jìn)行頁(yè)面的連續(xù)讀出時(shí)，行地址是通過對(duì)地址計(jì)數(shù)器進(jìn)行增量而生成。在圖2表示進(jìn)行頁(yè)面的連續(xù)讀出時(shí)的時(shí)間圖。首先，進(jìn)行頁(yè)面0的讀出，將頁(yè)面0的數(shù)據(jù)保持于頁(yè)面緩沖器20的鎖存器L1的第1高速緩沖部分C0及第2高速緩沖部分C1(P0C0、P0C1)。接下來，將鎖存器L1的第1高速緩沖部分C0的數(shù)據(jù)轉(zhuǎn)發(fā)至鎖存器L2的第1高速緩沖部分C0，進(jìn)而并行地將第1高速緩沖部分C0的數(shù)據(jù)轉(zhuǎn)發(fā)至ECC電路40。在ECC電路40中，進(jìn)行ECC解碼的運(yùn)算，當(dāng)檢測(cè)到錯(cuò)誤時(shí)，對(duì)鎖存器L2的第1高速緩沖部分C0的數(shù)據(jù)進(jìn)行糾正。

接下來，將鎖存器L2的第1高速緩沖部分C0的數(shù)據(jù)轉(zhuǎn)發(fā)至輸出緩沖器50，由輸出緩沖器50所鎖存的數(shù)據(jù)與外部的串行時(shí)鐘SCK同步地從輸出墊60串行輸出。在此期間內(nèi)，將鎖存器L1的第2高速緩沖部分C1的數(shù)據(jù)轉(zhuǎn)發(fā)至鎖存器L2，并將轉(zhuǎn)發(fā)至鎖存器L2的第2高速緩沖部分C1的數(shù)據(jù)轉(zhuǎn)發(fā)至ECC電路40，在其中進(jìn)行ECC解碼的運(yùn)算，當(dāng)檢測(cè)到錯(cuò)誤時(shí)，對(duì)第2高速緩沖部分C1的數(shù)據(jù)進(jìn)行糾正。進(jìn)而，在此期間內(nèi)，無論鎖存器L1的第2高速緩沖部分C1的數(shù)據(jù)是否被轉(zhuǎn)發(fā)至鎖存器L2，均進(jìn)行存儲(chǔ)器陣列的頁(yè)面1的讀出，并將頁(yè)面1的數(shù)據(jù)轉(zhuǎn)發(fā)至鎖存器L1(P1C0、P1C1)。

接下來，將鎖存器L2的第2高速緩沖部分C1的數(shù)據(jù)轉(zhuǎn)發(fā)至輸出緩沖器50，由輸出緩沖器50所鎖存的數(shù)據(jù)與外部的串行時(shí)鐘CSK同步地從輸出墊60串行輸出。在此期間內(nèi)，將鎖存器L1的第1高速緩沖部分C0的數(shù)據(jù)轉(zhuǎn)發(fā)至鎖存器L2，將轉(zhuǎn)發(fā)至鎖存器L2的第1高速緩沖部分C0的數(shù)據(jù)轉(zhuǎn)發(fā)至ECC電路40，在其中進(jìn)行ECC解碼的運(yùn)算，當(dāng)檢測(cè)到錯(cuò)誤時(shí)，對(duì)第1高速緩沖部分C0的數(shù)據(jù)進(jìn)行糾正。