[發明專利]基于片上總線和共享內存的異構眾核ASIP架構

有效

• 申請號: 201710720034.1
• 申請日: 2017-08-21
• 公開（公告）號: CN107562549B
• 公開（公告）日: 2019-12-03
• 發明（設計）人: 張犁;唐潮;劉智龍;田明明;李甫;牛毅;石光明
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G06F9/54
• 分類號: G06F9/54;G06F9/30;G06F13/16
• 代理公司: 61205 陜西電子工業專利中心
• 代理人: 韋全生;王品華<國際申請>=<國際公布>

本發明提出了一種基于片上總線和共享內存的異構眾核ASIP架構，旨在減少資源占用，降低通信開銷，并通過擴展眾核處理器的數量提高處理能力，包括眾核處理器、單核處理器、多端口共享存儲器和wishbone片上總線，其中，眾核處理器用于執行運算數據量大的任務，單核處理器負責執行運算方式復雜的任務和調度程序與數據，各模塊之間通過多端口共享存儲器實現可同時多讀多寫的高帶寬的數據交換，節約了存儲資源，各模塊之間通過Wishbone片上總線實現低開銷的控制信號傳輸，并且可通過擴展眾核處理器的數量提高處理能力，本發明可用于實現嵌入式異構眾核系統，尤其適用于復雜雷達信號處理系統或航天圖像處理系統的單芯片集成。

技術領域

本發明屬于電子技術領域，涉及一種異構眾核ASIP架構，具體涉及一種基于片上總線和共享內存的異構眾核ASIP架構，可用于實現嵌入式異構眾核系統，尤其適用于復雜雷達信號處理系統或航天圖像處理系統的單芯片集成。

背景技術

近年來，受到功耗、互連線延時和設計復雜度這三大物理規律的限制，遵循摩爾定律持續提高的硬件集成度無法有效轉換為計算性能的增長，多核處理器的發展顯得愈發的重要，同時意味著高性能處理器的開發方式從指令級并行(ILP)擴展到了數據級并行(DLP)和線程級并行(TLP)。而隨著多核處理器需要處理的任務越來越復雜多樣，單一結構的多核處理器的性能已漸漸不能滿足人們的要求，異構的思想逐漸被提出，異構的思路就是在多核處理器架構中采用兩種或者多種不同類型的處理器結構。

異構多核處理器由兩種或者多種不同類型的處理器組成，不同類型的處理器可以承擔不同類型的計算任務，例如結構簡單、功能專一的多核處理器承擔計算數據量大的任務，結構復雜、功能強大的單核處理器承擔計算方式復雜的任務，從而為不同需求的應用提供更加靈活、高效的并行處理機制，業界一般將大于或等于八個處理器的異構多核處理器稱之為異構眾核處理器。

對于實現異構多核處理器，數字信號處理器(DSP)和專用集成電路(ASIC)是兩種常用處理器類型，DSP具有設計成本低，實現算法多樣，可迭代開發的優點，但是資源利用率低，并行化難度大，運算速率受限；ASIC具有算法功能部件可定制，運行速度高，占用資源少的優點，但是開發難度較高，實現算法單一，開發周期較長。

專用指令集處理器(ASIP)，是一種新型的半定制化的處理器類型，它平衡了DSP和ASIC兩者的優點和缺點，在一定程度上兼顧了運行速度、功耗以及設計靈活性。ASIP一般以現場可編程門陣列(FPGA)作為硬件載體，同時配置一套定制的指令集，設計實現特定的電路結構，逐漸成為實現異構眾核處理器架構的一種可選處理器。

現有的異構眾核ASIP架構中，由于使用的處理器數量較多，并且每個處理器都需要存儲資源存儲相應的處理器所需的數據，所以占據了大量數據存儲器資源，若所有處理器采用同一存儲器進行讀寫操作，由于傳統的存儲器最多只能實現兩個端口同時讀寫，多個處理器對存儲器進行讀寫操作將會占用大量的時間并容易引起沖突，并且由于各處理器直接通過各自之間的互連線進行通信，需通信的模塊之間都會占用通信資源，處理器數目增多后通信方式會愈加復雜，由于沒有統一的通信總線，現有的異構眾核ASIP架構擴展為更強處理能力的架構也會難以實現。

發明內容

本發明的目的在于克服上述現有技術存在的缺陷，提出了一種基于片上總線和共享內存的異構眾核ASIP架構，旨在減少資源占用，降低通信開銷，并通過擴展眾核處理器的數量提高處理能力。

為實現上述目的，本發明采取的技術方案為：

一種基于片上總線和共享內存的異構眾核ASIP架構，包括眾核處理器、單核處理器、多端口共享存儲器和Wishbone片上總線模塊：

所述眾核處理器，采用SIMD處理器，用于執行計算數據量大的任務，包括DMA數據分發控制器、全局指令控制器、八個輸入數據存儲器、八個RISC處理器和八個輸出數據存儲器，其中：