[發明專利]基于片上總線和共享內存的異構眾核ASIP架構

有效

• 申請號: 201710720034.1
• 申請日: 2017-08-21
• 公開（公告）號: CN107562549B
• 公開（公告）日: 2019-12-03
• 發明（設計）人: 張犁;唐潮;劉智龍;田明明;李甫;牛毅;石光明
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G06F9/54
• 分類號: G06F9/54;G06F9/30;G06F13/16
• 代理公司: 61205 陜西電子工業專利中心
• 代理人: 韋全生;王品華<國際申請>=<國際公布>

1.一種基于片上總線和共享內存的異構眾核ASIP架構，其特征在于：包括眾核處理器、單核處理器、多端口共享存儲器和Wishbone片上總線模塊：

所述眾核處理器，采用SIMD處理器，用于執行計算數據量大的任務，包括DMA數據分發控制器、全局指令控制器、八個輸入數據存儲器、八個RISC處理器和八個輸出數據存儲器，其中：

DMA數據分發控制器，用于引入外部數據并分發到八個輸入數據存儲器中；

全局指令控制器，用于控制分發到八個RISC處理器中指令的執行順序，并對指令進行取指和譯碼；

八個輸入數據存儲器，用于對DMA數據分發控制器分發的數據進行緩存；

八個RISC處理器，用于依據從全局指令控制器讀取的指令，對從多端口共享存儲器和各RISC處理器對應的輸入數據存儲器讀取的數據進行處理，并將處理結果寫入多端口共享存儲器和各RISC處理器對應的輸出數據存儲器中；

八個輸出數據存儲器，用于緩存各輸出數據存儲器對應的RISC處理器寫入的數據；

所述單核處理器，采用SPARC處理器，用于執行計算方式復雜的運算任務，同時對SIMD處理器和SPARC處理器執行的任務進行調度，包括指令控制器、SPARC輸入數據存儲器、SPARC處理單元和SPARC輸出數據存儲器，其中：

指令控制器，用于控制分發到SPARC處理器中指令的執行順序，并對指令進行取指和譯碼；

SPARC輸入數據存儲器，用于對從SPARC處理器外部寫入的數據進行緩存；

SPARC處理單元，用于依據從指令控制器讀取的指令，對從SPARC輸入數據存儲器和多端口共享存儲器讀取的數據進行處理，并將處理結果寫入SPARC輸出數據存儲器和多端口共享存儲器中；

SPARC輸出數據存儲器，用于對從SPARC處理單元寫入的數據進行緩存；

所述多端口共享存儲器，包括分塊存儲空間、二級地址譯碼器和多路數據選擇器，其中：

分塊存儲空間，用于對從RISC處理器和SPARC處理器中讀出的數據進行緩存；

二級地址譯碼器，用于對從RISC處理器和SPARC處理器讀取的地址進行解析，并依據解析后地址從對應編號的分塊存儲空間中讀取數據；

多路數據選擇器，用于依據從二級地址譯碼器中讀取的解析后地址，對從分塊存儲空間中讀取的數據進行選擇，并將選擇結果寫入RISC處理器或者SPARC處理器；

所述Wishbone片上總線模塊，用于提供低開銷的控制信號通路，實現SIMD處理器和SPARC處理器的協同，包括核間總線和輸出總線，其中：

核間總線，用于實現全局指令控制器、DMA數據分發控制器、指令控制器和UART控制器之間的數據交換；

輸出總線，用于實現八個輸出數據存儲器和SPARC輸出數據存儲器之間的數據交換。

2.根據權利要求1所述的基于片上總線和共享內存的異構眾核ASIP架構，其特征在于，所述RISC處理器，包括數據地址產生器、通用寄存器、特殊寄存器和基本運算單元，其中：

數據地址產生器，用于通過從全局指令控制器讀取的指令生成地址，并依據從全局指令控制器讀取的指令，將生成的地址寫入共享存儲器、或者RISC處理器對應的輸入數據存儲器或輸出數據存儲器中；

通用寄存器，用于對從多端口共享存儲器、特殊寄存器、基本運算單元和RISC處理器對應的輸入數據存儲器中讀取的數據進行緩存；

特殊寄存器，用于對從通用寄存器、相鄰RISC處理器中的特殊寄存器中讀取的數據進行緩存；

基本運算單元，用于依據從全局指令控制器讀取的指令，對從通用寄存器讀取的數據執行運算，并將運算結果寫入通用寄存器中。