[發明專利]半導體器件、半導體系統及其方法

有效

• 申請號: 201710702357.8
• 申請日: 2017-08-16
• 公開（公告）號: CN107767899B
• 公開（公告）日: 2021-04-02
• 發明（設計）人: 金載鎰
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C7/22
• 代理公司: 北京弘權知識產權代理有限公司 11363
• 代理人: 李少丹;許偉群

1.一種半導體系統包括：

第一半導體器件，被配置成輸出芯片選擇信號、命令信號、地址信號以及時鐘信號，并且被配置成接收或輸出數據；

第二半導體器件，被配置成如果命令信號的組合為用于執行阻抗校準操作的預定組合，則基于芯片選擇信號來執行阻抗校準操作且輸出由阻抗校準操作產生的上拉碼和下拉碼；以及

第三半導體器件，被配置成在寫入操作或讀取操作期間，基于芯片選擇信號和命令信號，根據命令信號來輸出由地址信號選中的存儲單元的內部數據作為數據或者將數據儲存在由地址信號選中的存儲單元中作為內部數據，

其中，內部數據和數據的驅動能力由上拉碼和下拉碼調整；以及

其中，所述第二半導體器件包括：

命令解碼器，被配置成基于芯片選擇信號來將命令信號解碼，以產生寫入命令信號、讀取命令信號以及阻抗校準命令信號；

時延調整電路，被配置成將寫入命令信號和讀取命令信號移位第一時段以產生列選擇信號，并且被配置成將阻抗校準命令信號移位第二時段以產生阻抗校準使能信號，在第一時段，時鐘信號的時鐘脈沖被輸入第一次數，在第二時段，時鐘信號的時鐘脈沖被輸入第二次數。

2.根據權利要求1所述的系統，

其中，第三半導體器件被配置成執行阻抗校準操作且輸出由阻抗校準操作產生的上拉碼和下拉碼，

其中，第二半導體器件被配置成在讀取操作期間輸出由地址信號選中的內部數據作為數據，或者被配置成在寫入操作期間儲存由地址信號選中的數據作為內部數據；

其中，如果第二半導體器件執行阻抗校準操作，則第三半導體器件執行寫入操作或讀取操作，以及

其中，如果第二半導體器件執行寫入操作或讀取操作，則第三半導體器件執行阻抗校準操作。

3.根據權利要求1所述的系統，其中，第二半導體器件進一步包括：

阻抗校準電路，被配置成如果阻抗校準使能信號被使能，則輸出由外部電阻器的電阻值調整的上拉碼和下拉碼。

4.根據權利要求1所述的系統，其中，時延調整電路包括：

內部命令發生電路，被配置成如果寫入命令信號、讀取命令信號和阻抗校準命令信號中的至少一個被輸入，則產生被使能的內部命令信號；

標志信號發生電路，被配置成基于內部命令信號而同步于時鐘信號來鎖存阻抗校準命令信號，以及輸出鎖存的阻抗校準命令信號作為標志信號；

第一時延調整電路，被配置成基于標志信號和寫入使能信號來將內部命令信號移位第二時段以產生第一時延信號、第二時延信號以及第三時延信號；

第二時延調整電路，被配置成將第一時延信號和第二時延信號移位第三時段以產生列選擇信號，在第三時段，時鐘信號的時鐘脈沖被輸入第三次數；以及

延遲鎖定環DLL電路，被配置成將時鐘信號的相位與第三時延信號的相位匹配，以輸出阻抗校準使能信號。

5.根據權利要求4所述的系統，

其中，第一時段被設置成第二時段與第三時段的和，

其中，第二時段被設置成附加時延，以及

其中，第三時段被設置成列地址信號CAS時延。

6.根據權利要求4所述的系統，其中，標志信號發生電路包括：

控制信號發生電路，被配置成同步于時鐘信號來在內部命令信號被輸入的時間點處產生被使能的輸入控制信號，以及如果從內部命令信號被輸入的時間點開始時鐘信號的時鐘脈沖被輸入預定次數，則產生被使能的輸出控制信號；以及

標志信號輸出電路，被配置成基于輸入控制信號來鎖存阻抗校準命令信號，且被配置成基于輸出控制信號來輸出鎖存的阻抗校準命令信號作為標志信號。

7.根據權利要求6所述的系統，其中，預定次數比在第二時段期間輸入的時鐘信號的時鐘脈沖的數量少至少一個。