[發明專利]存儲器、其制造方法及半導體器件

有效

• 申請號: 201710672505.6
• 申請日: 2017-08-08
• 公開（公告）號: CN107492550B
• 公開（公告）日: 2018-07-20
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 睿力集成電路有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 智云

本發明提供了一種存儲器、其制造方法及半導體器件，在進行刻蝕以在單元區域形成位線前，就通過保護層對位線插塞(的側面)進行保護，由此刻蝕形成位線時，雖然單元區域和外圍區域的刻蝕深度不同，但不會對單元區域中的位線插塞產生側刻蝕，從而避免了位線插塞的電阻值增加。

技術領域

本發明涉及半導體制造技術領域，特別涉及一種存儲器、其制造方法及半導體器件。

背景技術

存儲器包括單元區域及位于所述單元區域外的外圍區域，所述單元區域中形成有多個存儲單元，所述外圍區域中形成有控制所述存儲單元的外圍電路。所述存儲單元主要包括電容器及晶體管，其中，所述電容器用以存儲數據，所述晶體管用以控制對所述電容器中存儲的數據的存取。具體的，所述存儲器的字線(word line)電連接至所述晶體管的柵極，所述字線控制所述晶體管的開關；并且，所述晶體管的源極電連接至位線(bit line)，以形成電流傳輸通路；同時，所述晶體管的漏極電連接至所述電容器，以達到數據存儲或輸出的目的。

其中，所述晶體管的源極通過位線插塞(bit line contact)電連接至所述位線。通過現有工藝所形成的位線插塞存在電阻值偏大的問題，如何改善這一現象成了本領域技術人員需要解決的一個問題。

發明內容

本發明的目的在于提供一種存儲器、其制造方法及半導體器件，以解決通過現有工藝所形成的位線插塞存在電阻值偏大的問題。

為解決上述技術問題，本發明提供一種存儲器的制造方法，所述存儲器的制造方法包括：

提供一襯底，所述襯底包括一單元區域及位于所述單元區域外的一外圍區域，所述單元區域的襯底上形成有一介質層，所述介質層中形成有一位線接觸開口，所述外圍區域的襯底上形成有一導電層，所述導電層的底面不高于所述介質層的頂面；

形成一保護層，所述保護層覆蓋所述位線接觸開口的至少部分側面；

填充所述位線接觸開口，以在所述位線接觸開口中形成一位線插塞；

形成一位線材料層，所述位線材料層覆蓋所述位線插塞、所述介質層及所述導電層；

刻蝕所述位線材料層及所述導電層，以在所述單元區域由所述位線材料層形成一位線，所述位線與所述位線插塞電連接，并在所述外圍區域由所述導電層形成一第一導線；及

形成一填充層，所述填充層填充所述位線插塞和所述介質層之間的間隙。

可選的，在所述的存儲器的制造方法中，在形成所述保護層的步驟之前，所述存儲器的制造方法還包括：

形成一位線插塞材料層，所述位線插塞材料層覆蓋所述位線接觸開口、所述介質層及所述導電層；及

回刻蝕所述位線插塞材料層，去除所述介質層及所述導電層表面的所述位線插塞材料層以及去除所述位線接觸開口中的部分厚度的所述位線插塞材料層，剩余的所述位線插塞材料層覆蓋所述位線接觸開口的底面及靠近所述底面的部分側面。

可選的，在所述的存儲器的制造方法中，在形成所述保護層的步驟中，所述保護層位于剩余的所述位線插塞材料層上并覆蓋未被所述位線插塞材料層覆蓋的部分側面。

可選的，在所述的存儲器的制造方法中，所述位線插塞和所述保護層的刻蝕選擇比大于等于10，所述保護層的截面寬度為5nm～10nm。

可選的，在所述的存儲器的制造方法中，所述保護層的材料為氮化物，所述位線插塞及所述導電層的材料均為多晶硅。

可選的，在所述的存儲器的制造方法中，形成所述填充層的步驟中，所述填充層還形成于所述襯底上，并覆蓋所述位線、所述第一導線及所述介質層。